[发明专利]三维存储器及其制备方法

说明书

本申请提供了一种三维存储器及其制备方法。该三维存储器包括：第一半导体结构，包括：沿第一方向分布的第一外围电路和多个存储串结构；第二半导体结构，包括：第二衬底和位于第二衬底上的第二外围电路；其中，第一半导体结构和第二半导体结构键合连接，以使多个存储串结构和/或第一外围电路与第二外围电路电连接。本申请提供的三维存储器及其制备方法能够优化外围电路和多个存储串结构的布置形式，并优化外围电路和多个存储串结构的电信号传输性能。

技术领域

本申请涉及半导体技术领域，更具体地，涉及三维存储器及其制备方法。

背景技术

在基于Xtacking架构的三维存储器(3D NAND)中，负责数据I/O及记忆单元操作的外围电路形成于同一衬底上，而存储单元阵列形成于另一衬底上。当两个半导体结构各自制备完成后，通过将两个半导体结构键合连接，以使存储单元阵列和外围电路接通。

然而，随着3D NAND技术堆叠层数的增加，在实现相同存储容量的情况下，用于形成存储单元阵列的半导体结构的尺寸随之减小。相应地，与具有存储单元阵列的半导体结构键合连接的具有外围电路的半导体结构也需要随之减小，这样会影响外围电路的布置形成，进而影响外围电路与存储单元阵列的电路接通性能。

因而，如何优化形成于不同衬底上的外围电路和存储单元阵列是本领域技术人员亟待解决的技术问题之一。

发明内容

本申请提供了一种三维存储器，该三维存储器包括：第一半导体结构，包括：沿第一方向分布的第一外围电路和多个存储串结构；第二半导体结构，包括：第二衬底；以及位于第二衬底上的第二外围电路；其中，第一半导体结构和第二半导体结构键合连接，以使多个存储串结构和/或第一外围电路与第二外围电路电连接。

在一些实施方式中，第一外围电路包括：电容器层，电容器层包括交替叠置的第一电介质层和第一导电层。

在一些实施方式中，第一外围电路还可包括：第一衬底和至少部分位于第一衬底上的多个外围器件，其中，第一衬底、多个外围器件以及电容器层沿所述第二方向依次设置。

在一些实施方式中，外围器件可包括高压MOS器件。

在一些实施方式中，第一半导体结构还包括：虚设存储串结构，贯穿至少部分交替叠置的第一电介质层和第一导电层；以及贯穿触点，贯穿虚设存储串结构，并与外围器件电连接。

在一些实施方式中，第一导电层包括远离外围器件依次设置的第一部分和第二部分，其中，第一半导体结构还包括：导电通道，与第二部分相接触。

在一些实施方式中，第一半导体结构还包括：交替叠置的第二电介质层和第二导电层，其中，存储串结构形成于交替叠置的第二电介质层和第二导电层中，并且至少部分第二电介质层与对应的第一电介质层沿第一方向平齐设置，至少部分第二导电层与对应的第一导电层沿第一方向平齐设置。

在一些实施方式中，第一半导体结构还包括：半导体层，位于多个存储串结构的远离第二半导体结构的一侧，其中，存储串结构位于半导体层和第二半导体结构之间。

在一些实施方式中，第一半导体结构还包括：第一互连层，覆盖交替叠置的第一电介质层和第一导电层以及交替叠置的第二电介质层和第二导电层，并通过贯穿触点与外围器件电连接，以及与导电通道电连接。

在一些实施方式中，位于第二外围电路中的器件的工作电压小于位于第一外围电路中的器件的工作电压。

本申请还提供了一种三维存储器的制备方法。该制备方法包括：形成第一半导体结构，包括：在基底的第一区域上形成第一外围电路；在基底的第二区域上形成多个存储串结构；形成第二半导体结构，包括：在第二衬底上形成第二外围电路；以及键合第一半导体结构和第二半导体结构，以使多个存储串结构和/或第一外围电路与第二外围电路电连接。