[发明专利]一种基于RISC-V处理器的高级协处理器接口

说明书

本发明的一种基于RISC‑V处理器的高级协处理器接口，包括主请求及反馈通道；第一存储器请求及反馈通道；缓存请求及反馈通道；浮点运算请求及反馈通道；主请求及反馈通道供RISC‑V处理器将指令和源操作发送给协处理器；第一存储器请求及反馈通道用于协处理器向第一存储器发送读写请求；缓存请求及反馈通道用于协处理器向缓存发送读写请求；浮点运算请求及反馈通道用于协处理器向浮点运算模块发送运算请求。本发明是基于RISC‑V中预定义的4组Custom指令进行协处理器扩展，增加了协处理器与cache缓存的接口，增加了协处理器与主处理器浮点运算单元的接口，以提高协处理器的运算速度，降低协处理器的硬件资源。

技术领域

本发明涉及一种协处理器接口，特别涉及一种基于RISC-V架构处理器的高级协处理器接口。

背景技术

RISC-V是一个基于精简指令集(RISC)的开源指令集架构(ISA)，与x86、ARM相比，占据了后发优势，在指令集设计方面借鉴了行业发展的前车之鉴，主要设计目标是简洁、高效，所以依据RISC-V设计的处理器都可以具备低功耗、设计简便的优势。

RISC-V指令集以模块化的方式设计，使处理器设计人员不仅可以添加任何标准扩展，还可以创建自己的自定义指令，同时保持完全的RISC-V兼容性。RISC-V指令集在设计之初便在指令中预定义了4组Custom指令类型，开发人员可以利用这四组指令进行快速的基于RISC-V处理器的协处理器扩展开发。

CPU协处理器是CPU内部用于处理特定算法或逻辑运算的硬件模块，可以用于减轻系统CPU的特定处理任务负担，提升效率。例如，数学计算协处理器可以提升数字处理的速度；图形协处理器可以提升图像处理的速度。对于安全芯片，可以用协处理器实现3DES、AES、RSA等相对复杂又消耗CPU运算资源的安全算法，可以大幅度提升CPU的运算速度。

协处理器接口可以方便协处理器与CPU内核相连。CPU内核设计人员与协处理器设计人员可以分隔开，只需要按照协处理器接口规定的协议格式设计相应的模块便可以在未来将协处理器与CPU内核很容易的连接起来。

如图1所示的现有的用于RISC-V架构的协处理器接口，通常包括：请求通道、反馈通道、存储器请求通道和存储器反馈通道，其中：请求通道主要用于供主处理器在执行阶段将指令信息和源操作数派发给协处理器；反馈通道主要用于供协处理器反馈主处理器告知其已经完成了该指令，并将结果写回主处理器；所述存储器请求通道，主要用于供协处理器向主处理器发起存储器读写请求；所述存储器反馈通道，主要用于供主处理器向协处理器返回存储器读写结果。

1)上述现有结构仅有存储器请求通道和存储器反馈通道接口，然而RISCV处理器通常含有多级存储单元，例如一级缓存，二级缓存等，上述技术不存在协处理器与缓存的交互接口，降低了协处理器的访存速度，影响了协处理器的运算速度。

2)上述现有技术的请求通道、反馈通道仅连接协处理器和主处理器的译码单元以及通用寄存器，如果协处理器需要进行浮点运算等操作时，因为上述技术不存在协处理器与主处理器的浮点运算单元接口，因此无法做到浮点运算单元的复用，需要单独在协处理器内实现浮点运算单元，浪费了资源，增加了协处理器的成本。

发明内容

本发明提供一种基于RISC-V处理器的高级协处理器SeCC(SeniorCustomCoprocessorInterface)接口，将通过协处理器接口让协处理器与处理器内核直接进行交互，达到协处理器与处理器内核耦合。

本发明所述的一种基于RISC-V处理器的高级协处理器接口，是基于RISC-V中预定义的4组Custom指令进行协处理器扩展，增加了协处理器与cache缓存的接口，增加了协处理器与主处理器浮点运算单元的接口。

增加的以上两种全新接口可以提高协处理器的运算速度，降低协处理器的硬件资源。