[发明专利]一种基于一维卷积神经网络的时间序列处理加速器

权利要求书

1.一种基于一维卷积神经网络的时间序列处理加速器，其特征在于，包括输入处理模块、卷积运算阵列、池化处理模块、全连接处理模块和全局控制模块；

所述输入处理模块包括N行寄存器组，第一行寄存器组中寄存器的个数为N，各行寄存器组中寄存器的个数逐行减一，第一行寄存器组中各列寄存器依次连接，各行寄存器组中同列寄存器依次连接，N为所述卷积运算阵列中卷积核的尺寸；

在所述全局控制模块的协同控制下，各推理数据依次经寄存器reg_1N输入，在第一行寄存器组中横向流动后通过寄存器reg₁₁输出，第一行寄存器组中的数据在各行寄存器组中纵向流动后通过寄存器reg_nn输出，n＝2,3,…,N，其中，寄存器reg_ij为第i行寄存器组中第N-j+1列的寄存器；

所述卷积运算阵列用于对所述输入处理模块输出的数据进行卷积运算及激活，所述池化处理模块用于对激活结果进行池化后输出，所述全连接处理模块用于对激活结果进行全连接加法运算后输出。

2.如权利要求1所述的基于一维卷积神经网络的时间序列处理加速器，其特征在于，所述时间序列处理加速器中的卷积核包括：

N个乘法器，第i个乘法器的两个输入分别为寄存器reg_ii的输出以及相应的卷积核权重，i＝1,2,…,N；

N+1个加法器，第一个加法器的两个输入分别为卷积核偏置以及上一轮输入特征图对应位置的卷积部分和，第k个加法器的两个输入分别为第k-1加法器的输出以及第k个乘法器的输出，k＝2,3,…,N+1，第N+1个加法器的输出为本轮输入特征图对应位置的卷积部分和。

3.如权利要求2所述的基于一维卷积神经网络的时间序列处理加速器，其特征在于，还包括：

第一多路选择器，输入连接第二至第N个加法器的输出，FcMode端口用于接收所述全局控制模块的模式控制信号s，并输出与所述模式控制信号s对应的第s个加法器的输出，s＝2,3,…,N；

当所述第一多路选择器接收到所述模式控制信号s时，所述卷积核的工作模式为全连接层运算，否则，所述卷积核的工作模式为卷积运算。

4.如权利要求1-3任一项所述的基于一维卷积神经网络的时间序列处理加速器，其特征在于，还包括：

推理数据存储模块，用于存储原始输入至所述时间序列处理加速器中的推理数据以及所述卷积运算阵列、所述池化处理模块和所述全连接处理模块输出的推理数据，并将存储的推理数据输出至所述输入处理模块。

5.如权利要求4所述的基于一维卷积神经网络的时间序列处理加速器，其特征在于，所述推理数据存储模块包含多个分区，分别用于存储不同类型的推理数据；

所述输入处理模块还包括第二多路选择器，用于根据所述时间序列处理加速器的当前层状态选择相应分区中的推理数据或零填充序列送入所述输入处理模块。

6.如权利要求1所述的基于一维卷积神经网络的时间序列处理加速器，其特征在于，还包括卷积核权重存储模块和卷积核偏置存储模块，分别用于存储各层卷积运算中的卷积核权重和卷积核偏置。

7.如权利要求1所述的基于一维卷积神经网络的时间序列处理加速器，其特征在于，还包括复位端口、使能端口和输出端口；当所述使能端口接收到持续的使能信号，且所述复位端口接收到超过两个时钟周期的复位使能信号时，所述时间序列处理加速器进行一维卷积神经网络推理，推理完成后所述输出端口输出高电平脉冲表示完成。

8.如权利要求1所述的基于一维卷积神经网络的时间序列处理加速器，其特征在于，所述全局控制模块和所述池化处理模块之间连接有两条信号线路，所述全局控制模块通过所述两条信号线路输出最大池化层标志或全局平均池化层标志至所述池化处理模块，以控制所述池化处理模块的池化工作模式。