[发明专利]半导体器件的制备方法及其结构

说明书

本申请公开了一种半导体器件的制备方法及其结构，该方法包括：在衬底上制备缓冲层，并在缓冲层上由下而上依次外延形成第一薄膜层和第二薄膜层；在第二薄膜层的上表面由下而上依次沉积第一介质层和第二介质层；通过光刻和刻蚀工艺将第二介质层制备为第一结构，第一结构用于制备半导体器件的栅极；以第一结构为掩膜刻蚀第一介质层，并停止在第二薄膜层的上表面以形成源漏区域，源漏区域位于第一结构的两侧，源漏区域用于制备半导体器件的源漏极，从而通过第一结构中的刻蚀后的第二介质层、第一介质层和第二薄膜层形成一个在第一方向上的三明治结构，并通过该三明治结构中各层的厚度关系实现控制或缩小栅极的制备尺寸。

技术领域

本申请涉及半导体器件工艺技术领域，具体涉及一种半导体器件的制备方法及其结构。

背景技术

集成电路的发展验证摩尔定律的演进，即集成电路上可容纳的元器件数量每隔18-24个月就会增加一倍，性能也随之提升一倍。

对于集成电路的线宽要求，虽然模拟集成电路对线宽要求没有数字集成电路那么高，但是随着5G通信波段向更高频段和毫米波发展，射频集成电路的线宽要求要不断缩小，从而需要制备更小尺寸的半导体器件。例如，在一些领域中，半导体器件的尺寸可以低至90nm。由于用于数字集成电路以制备更小尺寸器件的半导体的光刻机的价格非常昂贵，导致成本比较高以及用于射频集成电路不合算，而用于化合物半导体集成电路的电子束光刻(E-Beam)产能特别低，无法大规模量产，因此如何通过半导体工艺手段来缩小半导体器件的制备尺寸以到达节省成本、提高制备产量的目的，还需要进一步研究。

发明内容

本申请实施例提供了一种半导体器件的制备方法及其结构，以期望通过半导体工艺手段将半导体器件的第一结构中的刻蚀后的第二介质层、第一介质层和第二薄膜层形成一个在第一方向上的三明治结构，并通过该三明治结构中各层的厚度关系实现控制或缩小半导体器件的栅极的制备尺寸，从而有利于节省制备更小尺寸的半导体器件的成本，以及提高制备更小尺寸的半导体器件的产量。

第一方面，本申请提供一种半导体器件的制备方法，包括：

在衬底上制备缓冲层，并在所述缓冲层上由下而上依次外延形成第一薄膜层和第二薄膜层，所述第一薄膜层与所述第二薄膜层之间形成有二维电子气导电沟道；

在所述第二薄膜层的上表面由下而上依次沉积第一介质层和第二介质层，所述第一介质层在第一方向上的厚度比所述第二介质层在所述第一方向上的厚度小；

通过光刻和刻蚀工艺将所述第二介质层制备为第一结构，所述第一结构位于所述第一介质层的上表面，所述第一结构用于制备半导体器件的栅极；

以所述第一结构为掩膜刻蚀所述第一介质层，并停止在所述第二薄膜层的上表面以形成源漏区域，所述源漏区域位于所述第一结构的两侧，所述源漏区域用于制备所述半导体器件的源漏极；

其中，刻蚀后的所述第一介质层在所述第二方向上的尺寸小于所述第一结构在所述第二方向上的尺寸。

第二方面，本申请提供一种半导体器件的结构，包括：衬底、缓冲层、第一薄膜层、第二薄膜层、刻蚀后的第一介质层、第一结构和源漏区域；其中，

所述第一薄膜层与所述第二薄膜层之间形成有二维电子气导电沟道；

所述缓冲层、所述第一薄膜层、所述第二薄膜层和所述第一介质层由下而上依次置于所述衬底的上表面；

所述第一结构位于所述第一介质层的上表面，所述第一结构用于制备半导体器件的栅极；

所述第一结构包括刻蚀后的第二介质层；

所述第一介质层在第一方向上的厚度比所述第二介质层在所述第一方向上的厚度小；

刻蚀后的所述第一介质层在第二方向上的尺寸小于所述第一结构在所述第二方向上的尺寸；