[发明专利]一种适用于可重构串行解串器的自定义字符检测和并行移位装置

说明书

本发明涉及一种适用于可重构串行解串器的自定义字符检测和并行移位装置，属于数字集成电路设计领域。该装置包括数据模块电路和控制电路；数据模块电路包括多路选择器和三级寄存器；多路选择器接收10位输入数据再经三级寄存器，组成具有30位的数据总线；控制电路包括相互并行的第一字符比较模块和第二字符比较模块、移位信息生成模块和检测信息生成模块；第一字符比较模块与第二字符比较模块的电路结构相同，用于输出比较结果A和比较结果B；比较结果A、B均输入到移位信息生成模块和检测信息生成模块。本发明设计了适用于可重构解串器的可重置字符检测和并行移位装置；支持自定义字符，可满足多种协议规范的需求；具有手动干预能力。

技术领域

本发明涉及一种适用于可重构串行解串器的自定义字符检测和并行移位装置，属于数字集成电路设计领域。

背景技术

传统的并行总线存在两方面问题：一是无法快速传输大量数据，二是产生系统延迟的关键位置。随着并行总线的淘汰，过去常常应用于光纤通道协议的串行解串器（Serdes）逐渐成为主流技术。在Serdes发送端，将低速并行信号转换为高速串行的低压差分信号传输出去；在Serdes接收端，将接收到的高速串行信号进行相应处理还原出低速并行信号。目前Serdes技术已经被广泛应用在I/O通信领域，InfiniBand、RapidIO和PCI-Express等接口的物理层都使用Serdes接口。随着Serdes技术的快速发展，基于Serdes技术的高速串口正在逐渐成为一种业界通用的标准I/O接口。

设计优良的可重构Sedres能够较为完美地契合FPGA的可重构特性，目前大多FPGA采用可重构serdes作为其物理层接口。

在SerDes的接收系统中，接收到的串行数据解串后得到并行数据，为了能够正确地进行后续的解码等操作，必须要找到数据流的开头部分。

通常，在绝大多数协议规范中，为了能够快速准确的找到数据流的开头部分，协议规定了一组检测序列，由发送系统产生。但每种协议规定的检测序列都不相同，这会导致已有针对单个协议的技术方法，不能更好的移植到其他协议规范中。由于数据在传输过程中进行了并串/串并转换，其数据顺序被打乱，需要对并行数据进行移位调整。

其次，数据通路如果存在丢失部分数据的情况，字符不能完全匹配所设定的序列，依然无法完成检测操作。在Serdes的收发系统中，保留有8B10B编解码模块，需要对数据进行极性分类。若以字节为单位进行检测，则需要在后续电路中增加复杂的流程以保证正负极性匹配。

再次，字符检测结果和数据移位信息对于整个Serdes系统来说，是重要的控制信号来源，将这些信号接入端口以便用户可观测和后续复杂的电路控制操作。

最后，目前技术对于整个系统来说，一旦开启字符检测与数据移位，就交有电路自动检测识别或移位，用户只有可观测的权力，若需要对数据位置进行更改，例如手动移位重组等操作，则需要重新设计。

发明内容

本发明要解决的技术问题是：提供一种适用于可重构解串器且具有自定义字符检测、模糊匹配、手动模式功能的并行移位装置。

为了解决上述技术问题，本发明提出的技术方案是：一种适用于可重构串行解串器的自定义字符检测和并行移位装置，包括数据模块电路和控制电路；

所述数据模块电路包括多路选择器以及三个逐级连接的第一寄存器、第二寄存器和第三寄存器；所述多路选择器接收10位输入数据或已反转的10位输入数据；经过反转控制选择的10位输入数据经过第一寄存器、第二寄存器和第三寄存器后，组成具有30位的数据总线；

所述控制电路包括相互并行的第一字符比较模块和第二字符比较模块、移位信息生成模块和检测信息生成模块；所述第一字符比较模块与所述第二字符比较模块的电路结构相同；

所述第一、第二字符比较模块均受字符使能信号控制；