[发明专利]一种高线性度宽带射频衰减器在审
申请号: | 202111087911.9 | 申请日: | 2021-09-16 |
公开(公告)号: | CN113794464A | 公开(公告)日: | 2021-12-14 |
发明(设计)人: | 陶继青;黄浦桓;傅海鹏 | 申请(专利权)人: | 芯灵通(天津)科技有限公司 |
主分类号: | H03H11/24 | 分类号: | H03H11/24 |
代理公司: | 天津企兴智财知识产权代理有限公司 12226 | 代理人: | 安孔川 |
地址: | 300000 天津市滨海新区高新区*** | 国省代码: | 天津;12 |
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摘要: | |||
搜索关键词: | 一种 线性 宽带 射频 衰减器 | ||
1.一种高线性度宽带射频衰减器,其特征在于:包括数字控制电平VS、数字控制电平VP、多个依次串联的衰减单元,多个所述衰减单元结构均相同,每个衰减单元设置有输入端(1)和输出端(2),相邻的两个衰减单元通过输入端与输出端配合连接;
所述衰减单元包括衰减组(3)和参考组(4),所述衰减组(3)和参考组(4)均包括多个依次串联的晶体管,相邻的两个晶体管通过源极和漏极连接;
在衰减组(3)中,晶体管的栅极均通过连接线一(31)与数字控制电平VS连接,相邻的两个晶体管的漏极与源极连接处均通过连接线二(32)接入数字控制电平VP;
在参考组(4)中,晶体管的栅极均通过连接线三(41)与数字控制电平VP连接,相邻的两个晶体管的漏极与源极连接处均通过连接线四(42)接入数字控制电平VS;
通过控制数字控制电平VS电位和数字控制电平VP电位相对高低,使衰减组(3)与参考组(4)分别形成等效负偏压电路。
2.根据权利要求1所述的一种高线性度宽带射频衰减器,其特征在于:在衰减组(3)中,依次串联的晶体管中未与漏极连接的源极端接入衰减单元的输入端(1),未与源极连接的漏极端接入衰减单元的输出端(2)。
3.根据权利要求1所述的一种高线性度宽带射频衰减器,其特征在于:所述参考组(4)还包括线路一(43)、线路二(44)、线路三(45),在参考组中,多个依次串联的晶体管中未与漏极连接的源极端接地,未与源极连接的漏极端接入线路一(43),所述线路一另一端与线路二(44)和线路三(45)连接,所述线路二(44)另一端接入衰减单元的输入端(1),所述线路三(45)另一端接入衰减单元的输出端(2)。
4.根据权利要求3所述的一种高线性度宽带射频衰减器,其特征在于:所述线路一(43)上设置有第十七电阻R17,线路二(44)上设置有第十五电阻R15,线路三(45)上设置有第十六电阻R16;
所述第十五电阻R15阻值、第十六电阻R16阻值、第十七电阻R17阻值均根据衰减单元要实现的衰减值L确定,在所述衰减单元输入端(1)和输出端(2)均连接50欧姆匹配负载时,其阻值计算公式如下:
5.根据权利要求2所述的一种高线性度宽带射频衰减器,其特征在于:所述衰减组(3)还包括偏压隔离电阻一、偏压隔离电阻二、电容一、电容二,每条连接线一(31)上均对应设置一个偏压隔离电阻一,每条连接线二(32)上均对应设置一个偏压隔离电阻二;
所述电容一一端接入衰减单元输入端(1),另一端接入临近衰减单元输入端的两个串联晶体管的漏极与源极连接处,所述电容二的一端接入衰减单元的输出端(2),另一端接入临近衰减单元输出端的两个串联晶体管的漏极与源极连接处;
所述偏压隔离电阻一阻值、偏压隔离电阻二阻值、电容一的值、电容二的值均根据衰减器状态切换时间确定,电阻与电容的值越大,状态切换时间将越长。
6.根据权利要求4所述的一种高线性度宽带射频衰减器,其特征在于:所述参考组还包括偏压隔离电阻三、偏压隔离电阻四、电容三、电容四,
每条连接线三(41)上均对应设置一个偏压隔离电阻三,每条连接线四(42)上均对应设置一个偏压隔离电阻四;
所述电容三一端接入第十七电阻连接晶体管一端,另一端接入靠近第十七电阻R17的两个串联晶体管的漏极与源极连接处;所述电容四一端接地,另一端接入靠近接地端的两个串联晶体管的漏极与源极连接处;
所述偏压隔离电阻三阻值、偏压隔离电阻四阻值、电容三的值、电容四的值均根据衰减器状态切换时间确定,电阻与电容的值越大,状态切换时间将越长。
7.根据权利要求1所述的一种高线性度宽带射频衰减器,其特征在于:所述衰减组(3)晶体管的数目和参考组(4)晶体管的数目均根据衰减单元需要实现的线性度要求决定;
每个晶体管源漏可承受的电压为V,N个串联晶体管的支路的耐压值为NV,在所述衰减单元输入端和输出端都连接50欧姆匹配负载时,衰减的单元输入1dB压缩点
8.根据权利要求1所述的一种高线性度宽带射频衰减器,其特征在于:所述衰减组(3)中晶体管总栅宽和参考组(4)中的晶体管的总栅宽均综合考虑成本及参考态插损越小越好的要求来折中确定,晶体管总栅宽越大,参考态插损越小,晶体管总栅宽越小,成本低。
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