[发明专利]存储器装置错误校验和清除模式以及错误透明度在审
| 申请号： | 202111091173.5 | 申请日： | 2016-08-04 |
| 公开（公告）号： | CN113808658A | 公开（公告）日： | 2021-12-17 |
| 发明（设计）人： | J.B.哈尔伯特;K.S.拜因斯 | 申请（专利权）人： | 英特尔公司 |
| 主分类号： | G11C29/42 | 分类号： | G11C29/42 |
| 代理公司： | 中国专利代理(香港)有限公司 72001 | 代理人： | 李啸 |
| 地址： | 美国加利*** | 国省代码： | 暂无信息 |
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| 摘要： | |||
| 搜索关键词： | 存储器 装置 错误 校验 清除 模式 以及 透明度 | ||
1.一种动态随机存取存储器（DRAM）装置，包括：
包含多个行的存储器阵列；以及
错误校验和清除（ECS）逻辑，其包括错误校验和纠正（ECC）逻辑用来执行ECS模式，在所述ECS模式中所述DRAM装置要从所述存储器阵列顺序读取数据，利用所述ECC逻辑纠正所述存储器阵列的行中的单个位错误，并且将纠正的数据写回到所述存储器阵列；
其中，所述ECS逻辑包括地址生成逻辑用来内部生成和管理用于所述ECS模式的地址信息，以便从所述存储器阵列顺序读取数据。
2.如权利要求1所述的DRAM装置，其中所述地址生成逻辑要对地址进行计数直到所述地址信息的滚转。
3.如权利要求2所述的DRAM装置，其中所述地址信息的所述滚转包括堆地址滚转。
4.如权利要求2所述的DRAM装置，其中所述地址信息的所述滚转包括存储器阵列地址滚转。
5.如权利要求4所述的DRAM装置，进一步包括：
寄存器，用来指示所述ECS模式中检测的具有至少一个码字错误的行的数量。
6.如权利要求5所述的DRAM装置，其中响应于所述存储器阵列地址滚转，所述ECS逻辑要重置所述寄存器。
7.如权利要求1所述的DRAM装置，进一步包括：
输入/输出（I/O）接口，用来接收设置模式寄存器的位以进入所述ECS模式的命令。
8.如权利要求1所述的DRAM装置，其中所述DRAM装置包含与双数据速率（DDR）标准兼容的同步动态随机存取存储器（SDRAM）装置。
9.一种系统，包括：
存储器控制器；以及
耦合到所述存储器控制器的动态随机存取存储器（DRAM）装置，所述DRAM装置包括：
包含多个行的存储器阵列；以及
错误校验和清除（ECS）逻辑，其包括错误校验和纠正（ECC）逻辑用来执行ECS模式，在所述ECS模式中所述DRAM装置要从所述存储器阵列顺序读取数据，利用所述ECC逻辑纠正所述存储器阵列的行中的单个位错误，并且将纠正的数据写回到所述存储器阵列；
其中，所述ECS逻辑包括地址生成逻辑用来内部生成和管理用于所述ECS模式的地址信息，以便从所述存储器阵列顺序读取数据。
10.如权利要求9所述的系统，其中所述地址生成逻辑要对地址进行计数直到所述地址信息的滚转。
11.如权利要求10所述的系统，其中所述地址信息的所述滚转包括堆地址滚转。
12.如权利要求10所述的系统，其中所述地址信息的所述滚转包括存储器阵列地址滚转。
13.如权利要求12所述的系统，所述DRAM装置进一步包括：
寄存器，用来指示所述ECS模式中检测的具有至少一个码字错误的行的数量。
14.如权利要求13所述的系统，其中响应于所述存储器阵列地址滚转，所述ECS逻辑要重置所述寄存器。
15.如权利要求9所述的系统，进一步包括：
输入/输出（I/O）接口，用来接收设置模式寄存器的位以进入所述ECS模式的命令。
16.如权利要求9所述的系统，其中所述DRAM装置包含与双数据速率（DDR）标准兼容的同步动态随机存取存储器（SDRAM）装置。
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