[发明专利]拆分FinFET的寄生电容的结构和方法

说明书

本发明公开了一种拆分FinFET的寄生电容的结构，包括一组第一种测试结构，第一种测试结构的版图结构包括：多个平行排列的鳍体，多个平行排列的栅极结构；各第一种测试结构之间的栅极结构的长度变化；第一种测试结构的单元结构采用第一FinFET单元结构，第一FinFET单元结构的第一阱区和源漏区的掺杂类型相反。第一种测试结构包括两种测试条件，第一和第二种测试条件中分别将栅极接0V和工作电压测试得到第一和第二测试电容。通过第一和第二测试电容得到Cgd0、Cgd、Cch、Cdo、Cnorm1和Cnorm2。本发明公开了一种拆分FinFET的寄生电容的方法。本发明能对FinFET的寄生电容进行拆分，从而能对FinFET的性能做精确分析。

技术领域

本发明涉及半导体集成电路制造领域，特别是涉及一种拆分FinFET的寄生电容。本发明还涉及一种拆分FinFET的寄生电容的方法。

背景技术

如图1所示，是现有FinFET的沿鳍体的长度方向的剖面图，FinFET的源区103和漏区104设置在所述栅极结构两侧的所述鳍体102中，在所述FinFET的源区103和漏区104的形成区域中形成有嵌入式外延层。

所述栅极结构由栅介质层106和栅极导电材料层107叠加而成。

所述栅介质层106包括高介电常数材料层，所述栅极导电材料层107采用金属栅。

所述鳍体102是通过对半导体衬底101进行图形化刻蚀形成，在所述鳍体102之间隔离有浅沟槽隔离。在所述鳍体102中形成有阱区102a。

在所述源区103、所述漏区104和所述栅极导电材料层107的顶部形成有穿过层间膜109的金属零层110，其中所述栅极导电材料层107顶部的金属零层110通常称为栅极金属零层(M0PO)，所述源区103和所述漏区104顶部的金属零层110通常称为有源区金属零层(M0D)。

所述源区103和所述漏区104中还包括浅掺杂漏区105。所述浅掺杂漏区105和所述栅极导电材料层107的侧面自对准，所述源区103和所述漏区104和形成于所述栅极导电材料层107侧面的侧墙108自对准。所述浅掺杂漏区105、所述源区103和所述漏区104的掺杂类型相同且都和所述阱区102a的掺杂类型相反。

现有FinFET的寄生电容对器件的特性如交流特性的影响较大，如图1所示，寄生电容包括Cgtm，Cof和Cdo。

Cgtm表示所述栅极结构和有源区金属零层之间的寄生电容；

Cof表示所述栅极结构和嵌入式外延层之间的寄生电容；

Cdo表示所述浅掺杂漏区105和所述栅极结构重叠区域的寄生电容。

寄生电容还包括Cch和Cgtv。

Cch为所述栅极结构和沟道区之间的寄生电容；

Cgtv为所述栅极结构和所述有源区金属零层顶部的第零层通孔之间的寄生电容。

现有测试方法不太容易将寄生电容中的各种电容拆分，而准确得到寄生电容中的各组成电容的大小对改进器件设计从而提高器件的性能有很大的影响。

发明内容

本发明所要解决的技术问题是提供一种拆分FinFET的寄生电容的结构，能对FinFET的寄生电容进行拆分，从而能对FinFET的性能做精确分析。为此，本发明还提供一种拆分FinFET的寄生电容的方法。

为解决上述技术问题，本发明提供的拆分FinFET的寄生电容的结构包括一组第一种测试结构。

所述第一种测试结构的版图结构包括：多个平行排列的鳍体，多个平行排列的栅极结构；各所述第一种测试结构之间的所述鳍体的数量相同，所述栅极结构的数量相同，所述栅极结构的长度变化。