[发明专利]一种以太网PHY高线性度基带漂移校准电路

权利要求书

1.一种以太网PHY高线性度基带漂移校准电路，其特征在于，包括两部分：电荷泵和基带校准电路；

所述电荷泵产生基带校准控制信号VLP输入至所述基带校准电路；

所述基带校准电路输入还包括差分信号和参考电压VREF，所述基带校准电路根据输入的基带校准控制信号VLP与参考电压VREF的差值调整差分信号的直流电位，实现基带漂移校准。

2.如权利要求1所述的以太网PHY高线性度基带漂移校准电路，其特征在于，所述基带校准电路的BWN端连接参考电压VREF，BWP端连接参考电压VREF或者基带校准控制信号VLP；

当BWP端和BWN端同时连接参考电压VREF时，所述基带校准电路不进行基带漂移校准；

当BWN端连接参考电压VREF，BWP端连接基带校准控制信号VLP时，所述基带校准电路进行基带漂移校准。

3.如权利要求1所述的以太网PHY高线性度基带漂移校准电路，其特征在于，所述电荷泵电路包括开关S1～S4、电容CP、电流源Iu、电流源Id和运放OP2；

开关S1的A端和开关S3的A端相连并连接电流源Iu；开关S1的B与开关S2的A端、运放OP2的正相输入端、电容CP上极板和控制信号VLP相连，电容CP下极板接地；开关S3的B端与开关S4的A端相连并连接运放OP2的输出端，运放OP2的输出端连接其反相输入端，为单位增益连接方式；开关S2的B端、开关S4的B端和电流源Id相连；

UP信号控制开关S1对电容CP充电，DN信号控制开关S2对电容CP放电。

4.如权利要求2所述的以太网PHY高线性度基带漂移校准电路，其特征在于，所述基带漂移校准电路包括第一级放大电路、输出级电路和比例放大电路；

所述第一级放大电路包括NMOS管MN1～MN8、PMOS管MP1～MP8、电阻R5～R7和开关S6；NMOS管MN1的栅极连接所述基带校准电路的BWP端，NMOS管MN2的栅极连接所述基带校准电路的BWN端，NMOS管MN1的源极与NMOS管MN3的漏极、电阻R5的A端、电阻R6的A端相连，NMOS管MN2的源极与NMOS管MN4的漏极、电阻R5的B端、电阻R7的B端相连，电阻R6的B端与电阻R7的A端通过开关S6相连，NMOS管MN3、MN4、MN7、MN8的源极接地GND；

NMOS管MN1的漏极与PMOS管MP1的漏极、PMOS管MP3、MP5的栅极、输出信号VON1相连，NMOS管MN2的漏极与PMOS管MP2的漏极、PMOS管MP4、MP6的栅极、输出信号VOP1相连；PMOS管MP1、MP2、MP7、MP8的栅极接偏置电压VB1；PMOS管MP1的源极与PMOS管MP3的漏极相连，PMOS管MP2的源极和PMOS管MP4的漏极相连，PMOS管MP3、MP4、MP5、MP6的源极接电源VDD；PMOS管MP5的漏极与PMOS管MP7的源极相连，PMOS管MP6的漏极与PMOS管MP8的源极相连，PMOS管MP7的漏极与NMOS管MN5的漏极、NMOS管MN7的栅极、输出信号VOP2相连，PMOS管MP8的漏极与NMOS管MN6的漏极、NMOS管MN8的栅极、输出信号VON2相连；NMOS管MN5、MN6的栅极接偏置电压VB2，NMOS管MN7的漏极与NMOS管MN5的源极相连，NMOS管MN8的漏极与NMOS管MN6的源极相连；

所述输出级电路包括NMOS管MN9～MN14、PMOS管MP9～MP12、电阻R1～R2和运放OP1；PMOS管MP9的栅极与输出信号VON1相连，PMOS管MP10的栅极与输出信号VOP1相连，PMOS管MP9、MP10的源极连接电源VDD，PMOS管MP9的漏极与PMOS管MP11的源极相连，PMOS管MP10的漏极与PMOS管MP12的源极相连；PMOS管MP11、MP12的栅极接偏置电压VB1，PMOS管MP11的漏极与NMOS管MN11、MN13的漏极、电阻R1的B端、运放OP1正相输入端相连，PMOS管MP12与NMOS管MN12、MN14的漏极、电阻R2的B端、运放OP1反相输入端相连；NMOS管MN11、MN12的栅极接偏置电压VB2，NMOS管MN13、MN14的栅极与运放OP1的输出端相连，运放OP1的反相输入端与共模参考电位VCM相连，NMOS管MN11的源极与NMOS管MN9的漏极相连，NMOS管MN12的源极与NMOS管MN10的漏极相连，NMOS管MN9、MN10、MN13、MN14的源极接地GND；

比例放大级包括放大器OTA和电阻R1～R4，输出为VOP、VON。

5.如权利要求4所述的以太网PHY高线性度基带漂移校准电路，其特征在于，所有NMOS管的衬底均连接至地GND，所有PMOS管的衬底均连接至电源VDD。