[发明专利]全耗尽绝缘体上硅ESD保护器件及其制备方法

说明书

本发明提供一种全耗尽绝缘体上硅ESD保护器件及其制备方法，包括：底层硅，具有P型低掺杂；埋氧层，形成于所述底层硅上；顶层硅，形成于所述埋氧层上，具有P型低掺杂；第一N型重掺杂区，形成于所述顶层硅中；第二N型重掺杂区，形成于所述顶层硅中；P型重掺杂区，形成于所述第一N型重掺杂区与所述第二N型重掺杂区之间的顶层硅上；第一基极电极，与所述第一N型重掺杂区电连接；第二基极电极，与所述第二N型重掺杂区电连接；发射极电极，与所述P型重掺杂区电连接；栅极电极，与所述底层硅电连接。本发明的全耗尽绝缘体上硅ESD保护器件利用单结晶体管形成稳压结构，实现了高压ESD保护，适用于全耗尽绝缘体上硅器件中。

技术领域

本发明涉及集成电路领域，特别是涉及一种全耗尽绝缘体上硅ESD保护器件及其制备方法。

背景技术

随着微电子器件向尺寸微缩和功能集成，芯片的静电防护（Electrostaticdischarge，ESD)变得越来越重要。首先，小尺寸器件的栅介质和隔离更薄，导致器件承受静电的能力变弱，从而ESD器件设计的窗口变窄。其次，越来越多模块集成在同一硅基板上，导致芯片遭受ESD的风险越来越多。此外，绝缘体上硅（SOI）器件，特别是全耗尽绝缘体上硅（FDSOI）器件，其顶层规模较薄，难以制备耐高压的ESD保护器件。

因此，如何提高全耗尽绝缘体上硅器件的静电保护能力，已成为本领域技术人员亟待解决的问题之一。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种全耗尽绝缘体上硅ESD保护器件及其制备方法，用于解决现有技术中全耗尽绝缘体上硅器件中难以实现耐高压的ESD保护的问题。

为实现上述目的及其他相关目的，本发明提供一种全耗尽绝缘体上硅ESD保护器件，所述全耗尽绝缘体上硅ESD保护器件至少包括：

底层硅，具有P型低掺杂；

埋氧层，形成于所述底层硅上；

顶层硅，形成于所述埋氧层上，具有P型低掺杂；

第一N型重掺杂区，形成于所述顶层硅中；

第二N型重掺杂区，形成于所述顶层硅中；

P型重掺杂区，形成于所述第一N型重掺杂区与所述第二N型重掺杂区之间的顶层硅上；

第一基极电极，与所述第一N型重掺杂区电连接；

第二基极电极，与所述第二N型重掺杂区电连接；

发射极电极，与所述P型重掺杂区电连接；

栅极电极，与所述底层硅电连接。

可选地，所述顶层硅的厚度小于所述埋氧层的厚度。

更可选地，所述埋氧层的厚度设定为100nm~200 nm。

更可选地，所述顶层硅的厚度设定为28nm~100nm。

可选地，所述栅极电极设置于所述底层硅下方。

更可选地，所述第一基极电极接地，所述第二基极电极连接第一电压信号，所述发射极电极连接脉冲信号，所述栅极电极连接第二电压信号；其中，所述第一电压信号大于0V，所述第二电压信号不小于0V。

更可选地，所述P型重掺杂区与所述第一N型重掺杂区的距离小于所述P型重掺杂区与所述第二N型重掺杂区的距离。

为实现上述目的及其他相关目的，本发明提供一种全耗尽绝缘体上硅ESD保护器件的制备方法，所述全耗尽绝缘体上硅ESD保护器件的制备方法至少包括：

S1：提供一P型SOI结构，所述SOI结构包括依次叠置的底层硅、埋氧层及顶层硅；