[发明专利]非易失性存储器及其数据擦除方法

说明书

本申请公开了一种非易失性存储器及数据擦除方法。存储器包括多个存储块，存储块包括由下至上堆叠的多个层级，层级包括多个存储单元，相邻的层级之间设置有伪存储单元。方法包括：向多个层级中待进行擦除操作的第一层级施加具有台阶状上升的电压波形的台阶擦除电压；在台阶擦除电压从其中间电平升高至其峰值电平期间，将至少一个预定区域的电压从其起始电平升高至其峰值电平，从而在第一层级中生成栅极感应漏极泄漏电流，其中预定区域邻近第一层级并包括至少一个伪存储单元。通过将预定区域设置在邻近待进行擦除操作的层级处，并对预定区域所包括的伪存储单元施加辅助电压，能够在维持存储器性能的基础上，改善栅极感应漏极泄漏电流。

技术领域

本申请涉及半导体技术领域，更具体地，涉及一种非易失性存储器以及一种非易失性存储器的数据擦除方法。

背景技术

近来，具有“垂直”(即，以三维(3D))堆叠的存储单元的非易失性存储器被广泛使用于电子设备中，其通常包括垂直堆叠的多个层级(例如，通过多堆叠工艺形成的非易失性存储器中的顶部层级、中部层级和底部层级)，层级与层级之间可通过中部插塞连接，此外在每个层级中可存在多个垂直堆叠的存储单元。为了在具有多个层级的非易失性存储器中有效地读取、写入和擦除，每个层级可单独地被擦除。

此外，随着非易失性存储器的堆叠层数的不断增加，层级擦除机制可与栅致漏极泄漏(GIDL)擦除机制配合使用，以提高数据擦除效率。

然而在常规的数据擦除方法中，非易失性存储器的擦除载流子通常产生在沟道结构的顶部插塞与顶层选择栅晶体管之间，而中部插塞往往包含高掺杂的导电杂质，因而擦除载流子难以越过中部插塞形成的势垒，到达待执行操作的存储单元中，难以实现有效的GIDL擦除。

因此，如何实现高效的非易失性存储器层级擦除操作是本领域技术人员亟待解决的问题。

发明内容

为了解决或部分解决相关技术中存在的上述问题或其他问题，提出了本申请下文中将要进一步描述的各个实施方式。

本申请的一方面提供了一种非易失性存储器的数据擦除方法，所述存储器包括多个存储块，所述存储块包括由下至上堆叠的多个层级，每个层级包括多个存储单元，相邻的所述层级之间设置有伪存储单元，所述方法包括：向多个所述层级中待进行擦除操作的第一层级施加台阶擦除电压，所述台阶擦除电压具有台阶状上升的电压波形；在所述台阶擦除电压从其中间电平升高至其峰值电平期间，将至少一个预定区域的电压从其起始电平升高至其峰值电平，从而在所述第一层级中生成栅极感应漏极泄漏电流，其中，所述预定区域邻近所述第一层级，并包括至少一个所述伪存储单元。

根据本申请的一个实施方式，多个所述存储单元由下至上串连形成存储单元串，所述存储单元串包括分属于不同层级的多个子存储单元串，底层选择栅晶体管和顶层选择栅晶体管，所述顶层选择栅晶体管分属于所述顶层选择层级，所述顶层选择层级还包括顶层伪存储单元，所述方法还包括：在执行对所述第一层级的擦除操作期间，向与所述第一层级对应的顶层选择层级施加第一电压，所述第一电压具有台阶状上升的电压波形；以及在所述台阶擦除电压到达其中间电平后，将所述底层选择栅晶体管的电压从其起始电平升高至其峰值电平，其中，所述第一电压的峰值电平高于所述台阶擦除电压的峰值电平。

根据本申请的一个实施方式，多个所述存储单元由下至上串连形成存储单元串，所述存储单元串包括分属于不同层级的多个子存储单元串，底层选择栅晶体管和顶层选择栅晶体管，所述顶层选择栅晶体管分属于所述顶层选择层级，所述顶层选择层级还包括顶层伪存储单元，所述方法还包括：在执行对所述第一层级的擦除操作期间，向与所述第一层级对应的顶层选择层级施加第二电压；以及在所述台阶擦除电压到达其中间电平后，将所述顶层选择层级设置为浮置状态，并将所述底层选择栅晶体管的电压从其起始电平升高至其峰值电平。