[发明专利]一种上电复位电路结构

权利要求书

1.一种上电复位电路结构，用于芯片上电过程中产生复位信号，其特征在于，电路结构包括启动电路模块、延时电路模块、去抖动电路模块；延时电路模块的输入端与启动电路模块的输出端相连接，输出端用于接去抖动电路模块的输入端；去抖动电路模块的一输出端与启动电路模块的输入端连接，另一输出端用于输出上电复位信号POR；在慢上电和快上电情况下均保证产生可靠的复位信号，实现对集成电路系统的上电复位；

所述启动电路模块的信号包括反馈输入信号A1，外接电源VDD、地；内部第一节点延时信号，作为启动电路模块的输出信号；第一NMOS管Q18的栅极连接A1，第一NMOS管Q18的漏极连接5个串联的PMOS管的栅极，5个串联的PMOS管分别为第一PMOS管Q23、第二PMOS管Q22、第三PMOS管Q21、第四PMOS管Q20和第五PMOS管Q19，这5个PMOS管的源极分别串联连接下一个PMOS管的漏极，第一PMOS管Q23的源极连接电源VDD，第五PMOS管Q19的漏极连接Y；第一NMOS管Q18的源极连接第二NMOS管Q56的漏极，第二NMOS管Q56串联连接第三NMOS管Q13、第四NMOS管Q14、第五NMOS管Q15、第六NMOS管Q16和第七NMOS管Q17，这7个NMOS管的源极分别串联连接下一个管的漏极，第二NMOS管Q56、第三NMOS管Q13、第四NMOS管Q14、第五NMOS管Q15、第六NMOS管Q16和第七NMOS管Q17的栅极均连接电源VDD，第七NMOS管Q17的源极接地；

第一NMOS管Q18的漏极连接A4，A4点电压通过作为模拟开关的传输门选择性地将信号传输至D点，D点同时连接两组4个串联的NMOS管的栅极，第一组4个串联的NMOS管分别为第八NMOS管Q14、第九NMOS管Q15、第十NMOS管Q16和第十一NMOS管Q17；第二组4个串联的NMOS管分别为第十二NMOS管Q14、第十三NMOS管Q15、第十四NMOS管Q16和第十五NMOS管Q17；

每一组的4个NMOS管的源极分别串联连接下一个NMOS管的漏极，第八NMOS管Q14的漏极连接Y，第十一NMOS管Q17的源极接地；第十五NMOS管Q17的源极接地；

同时，D点连接两组2个串联的NMOS管的栅极，第一组2个串联的NMOS管分别为第十六NMOS管Q16和第十七NMOS管Q17；第二组2个串联的NMOS管分别为第十八NMOS管Q16和第十九NMOS管Q17；

第十六NMOS管Q16的源极和第十七NMOS管Q17的漏极连接，第十七NMOS管Q17和第十九NMOS管Q17的源极接地，第十六NMOS管Q16和第十八NMOS管Q16的漏极连接在一起；

同时，D点连接第二十NMOS管Q57的漏极和源极，第二十NMOS管Q57的栅极接地；

同时，D点连接第六PMOS管Q44和第二十一NMOS管Q35的漏极，并且连接第二十二NMOS管Q51的栅极，第二十二NMOS管Q51的漏极和源极连接在一起并接地，第六PMOS管Q44的栅极连接A3，第二十一NMOS管Q35的栅极连接A2，第六PMOS管Q44和第二十一NMOS管Q35连接在一起的源极连接第七PMOS管Q46的漏极和衬底；同时，第六PMOS管Q44和第二十一NMOS管Q35连接在一起的源极连接第八PMOS管Q38的漏极和栅极，第八PMOS管Q38的源极连接电源VDD；同时，第六PMOS管Q44和第二十一NMOS管Q35连接在一起的源极连接第二十三NMOS管Q42的漏极和源极，第二十三NMOS管Q42的栅极接地；同时，第六PMOS管Q44和第二十一NMOS管Q35连接在一起的源极连接第九PMOS管Q30的漏极，第九PMOS管Q30的源极接电源VDD；

同时，D点还连接第十PMOS管Q43和第二十四NMOS管Q35的漏极，第十PMOS管Q43的栅极连接A2，第二十四NMOS管Q35的栅极连接A3，第十PMOS管Q43和第二十四NMOS管Q35连接在一起的源极连接第二十五NMOS管Q50的栅极，第二十五NMOS管Q50的漏极和源极连接在一起并接地；同时第十PMOS管Q43和第二十四NMOS管Q35的连接在一起的源极分别连接第十一PMOS管Q45的漏极和第二十六NMOS管Q35的漏极，第十一PMOS管Q45的栅极连接A3，第二十六NMOS管Q35的栅极连接A2，第十一PMOS管Q45和第二十六NMOS管Q35的源极连接第二十七NMOS管Q53的栅极，第二十七NMOS管Q53的漏极和源极连接在一起并接地；同时第十一PMOS管Q45和第二十六NMOS管Q35的源极连接第七PMOS管Q46的栅极和源极；

第九PMOS管Q30的栅极连接A1和第十二PMOS管Q28的栅极，第十二PMOS管Q28的源极连接电源VDD，第十二PMOS管的漏极连接第二十八NMOS管Q47的漏极和源极，第二十八NMOS管Q47的栅极接地；

第十三PMOS管Q25和第二十九NMOS管Q35的漏极连接A4，第十三PMOS管Q25的栅极连接A2，第二十九NMOS管Q35的栅极连接A3，第十三PMOS管Q25和第二十九NMOS管Q35的源极连接第三十NMOS管Q36的栅极，第三十NMOS管Q36的漏极和源极连接在一起并接地；同时，第十三PMOS管Q25和第二十九NMOS管Q35的源极连接第十四PMOS管Q29的栅极和漏极；第十四PMOS管Q29的栅极连接第十五PMOS管Q30的栅极和漏极，第十五PMOS管Q30的源极连接电源VDD；同时，第十五PMOS管Q30的源极连接第三十一NMOS管Q34的栅极，第三十一NMOS管Q34的漏极和源极连接在一起并接地；同时，第十五PMOS管Q30的源极连接第三十二NMOS管Q59的源极，第三十二NMOS管Q59的栅极接地，第三十二NMOS管Q59的漏极连接第十六PMOS管Q31的源极，第十六PMOS管Q31的栅极接A1，第十六PMOS管Q31的源极接电源VDD。