[发明专利]深浅组合肖特基势垒隧道晶体管及其制造方法

说明书

一种深浅组合肖特基势垒隧道晶体管及其制造方法，N型深浅组合肖特基势垒隧道晶体管，利用中央金属区与单晶硅薄膜的价带之间形成了叫深肖特基势垒，使得临近源电极的单晶硅薄膜内的空穴无法大量通过中央金属区而形成连续电流，有效抑制了静态功耗和反向漏电流的大量产生。在亚阈值区域，单晶硅薄膜的导带与源电极之间所形成的深肖特基势垒有效抑制来自源电极的电子通过热电子发射效应注入到单晶硅薄膜，有效抑制了亚阈值电流的产生。对比当前隧穿晶体管技术和肖特基势垒晶体管技术，器件同时兼具有低亚阈值摆幅、低静态功耗、低漏电、制造过程避免掺杂工艺毫秒级热处理工艺、逻辑功能与当前CMOS集成电路兼容等特点。

技术领域

本发明属于集成电路设计和制造技术领域，具体涉及一种适用于高集成、低功耗、高性能集成电路设计和制造的深浅组合肖特基势垒隧道晶体管及其制造方法。

背景技术

集成电路的基本单元MOSFETs由于其工作时自身产生电流的物理机制的限制，其亚阈值摆幅始终不能低于60mV/dec。为提升集成电路的基本单元的亚阈值特性，降低静态功耗，隧道晶体管被提出，然而无论是MOSFETs还是隧道晶体管都需要掺杂工艺形成N型或P型的源区和漏区的突变结来实现，对于纳米级集成电路，这需要开发毫秒级热处理工艺，工艺难度和成本较高。采用金属或合金材料替代掺杂工艺所形成的N型或P型的源区或漏区是一种替代方案。然而无论是基于掺杂工艺还是采用金属或合金材料所制造的源区和漏区，随着器件尺寸的不断缩小，栅电极和漏电极之间的间距，栅电极和源电极之间的间距都在不断缩小，当栅电极电压反偏时，都会由于源区或漏区的部分区域局部产生高强电场而引发隧道效应产生大量漏电，从而增加了器件在静态或反向工作时的功耗。

发明内容

发明目的

本发明针对当前隧穿晶体管技术和肖特基势垒晶体管技术存在的亚阈值摆幅高、静态功耗大、大量漏电等问题，提供了一种深浅组合肖特基势垒隧道晶体管及其制造方法。

技术方案

一种深浅组合肖特基势垒隧道晶体管，包含SOI晶圆的硅衬底，SOI晶圆的硅衬底上方为SOI晶圆的衬底绝缘层，SOI晶圆的衬底绝缘层的上方为单晶硅薄膜a、单晶硅薄膜b、中央金属区和内嵌介质阻挡层；其中，单晶硅薄膜a、单晶硅薄膜b为杂质浓度低于10¹⁶cm^-3的单晶硅半导体材料；中央金属区位于单晶硅薄膜a、单晶硅薄膜b之间的底部；中央金属区的左右两侧分别与单晶硅薄膜a和单晶硅薄膜b相互接触；

对于用作N型器件的深浅组合肖特基势垒隧道晶体管，中央金属区分别与单晶硅薄膜a、单晶硅薄膜b的导带形成势垒深度小于0.3电子伏特的浅肖特基势垒，且中央金属区分别与单晶硅薄膜a、单晶硅薄膜b的价带形成势垒深度大于0.6电子伏特的深肖特基势垒；

对于用作P型器件的深浅组合肖特基势垒隧道晶体管，中央金属区分别与单晶硅薄膜a、单晶硅薄膜b的价带形成势垒深度小于0.3电子伏特的浅肖特基势垒，且中央金属区分别与单晶硅薄膜a、单晶硅薄膜b的导带之间形成势垒深度大于0.6电子伏特的深肖特基势垒；

内嵌介质阻挡层位于中央金属区的上方，内嵌介质阻挡层位于单晶硅薄膜a和单晶硅薄膜b之间，内嵌介质阻挡层为绝缘体材料；

绝缘介质阻挡层与单晶硅薄膜a的前后表面和左侧表面的下方区域、单晶硅薄膜b的前后表面和右侧表面的下方区域、内嵌介质阻挡层的前后表面的下方区域，以及中央金属区的前后表面相互接触；

栅电极绝缘层与单晶硅薄膜a的前后表面和左侧表面的上方区域、单晶硅薄膜b的前后表面和右侧表面的上方区域、内嵌介质阻挡层的前后表面的上方区域相互接触；

栅电极由金属材料或多晶硅材料构成，与栅电极绝缘层的前后外侧表面与左右外侧表面相互接触，对栅电极绝缘层形成四面围绕；