[发明专利]半导体结构及其制备方法

说明书

本申请提供了一种半导体结构及其制备方法。半导体结构的制备方法包括：在半导体衬底表面形成覆盖高压器件区和低压器件区的堆叠结构；在所述堆叠结构的顶面形成图案化的第一刻蚀掩膜层，以图案化的所述第一刻蚀掩膜层为掩蔽刻蚀所述堆叠结构和所述半导体衬底，以形成第一沟槽和第二沟槽；形成绝缘层以填充所述第一沟槽和所述第二沟槽，且覆盖所述堆叠结构的顶面；以及在所述绝缘层的顶面形成图案化的第二刻蚀掩膜层，以图案化的所述第二刻蚀掩膜层为掩蔽刻蚀所述绝缘层和所述半导体衬底，以增大所述第一沟槽的开口尺寸和所述第一沟槽的深度。

技术领域

本申请涉及半导体技术领域，更具体地，涉及半导体结构及其制备方法。

背景技术

目前，在基于X-tacking架构的三维存储器(3D NAND)外围工艺中，随着堆叠层数的增加，对MOS区(如CMOS区)的面积的要求越来越苛刻。众多3D NAND生产商为了缩小MOS区的面积，均采用X-FET工艺，即将平面的存储器件做成三维的存储器件。

虽然，将X-FET工艺应用于3D NAND MOS工艺后，可以极大的缩小MOS区的面积，但是，X-FET工艺下所形成的半导体衬底内、与高压器件区对应的有源区的沟槽深度及开口尺寸和与低压器件区对应的有源区的沟槽深度及开口尺寸大致相同。然而，在实际应用中，半导体衬底内、与低压器件区对应的有源区的沟槽深度及开口尺寸较小，有利于实际生产需求；而半导体衬底内、与高压器件区对应的有源区的沟槽深度及开口尺寸较大，更有利于实际生产需求。

因此，如何实现半导体衬底内、与高压器件区对应的有源区的沟槽具有较大的深度及开口尺寸，同时半导体衬底内、与低压器件区对应的有源区的沟槽具有较小的深度及开口尺寸，是目前诸多半导体设计者亟待解决的难题之一。

发明内容

本申请提供了一种半导体结构的制备方法，该半导体结构的制备方法包括：在半导体衬底表面形成覆盖高压器件区和低压器件区的堆叠结构；在所述堆叠结构的顶面形成图案化的第一刻蚀掩膜层，以图案化的所述第一刻蚀掩膜层为掩蔽刻蚀所述堆叠结构和所述半导体衬底，以形成第一沟槽和第二沟槽；形成绝缘层以填充所述第一沟槽和所述第二沟槽，且覆盖所述堆叠结构的顶面；以及在所述绝缘层的顶面形成图案化的第二刻蚀掩膜层，以图案化的所述第二刻蚀掩膜层为掩蔽刻蚀所述绝缘层和所述半导体衬底，以增大所述第一沟槽的开口尺寸和所述第一沟槽的深度。

在一个实施方式中，所述第一沟槽的深度小于4000埃；以及所述第二沟槽的深度小于3000埃。

在一个实施方式中，所述第一沟槽的深度由刻蚀时间控制。

在一个实施方式中，所述第一沟槽的开口尺寸正比于所述第一沟槽的深度。

在一个实施方式中，所述第一沟槽位于所述高压器件区，并且所述第二沟槽位于所述低压器件区。

在一个实施方式中，所述堆叠结构包括：介质层，形成在所述半导体衬底上；以及隔离层，形成在所述介质层上。

在一个实施方式中，所述介质层包括位于所述高压器件区的第一介质层和位于所述低压器件区的第二介质层，其中，所述第一介质层的高度大于所述第二介质层的高度。

在一个实施方式中，所述方法还包括：在所述隔离层上形成栅极层；在所述半导体衬底的、位于所述高压器件区的栅极层两侧的部分中形成源区和漏区；以及在所述半导体衬底的、位于所述低压器件区的栅极层两侧的部分中形成源区和漏区。

在一个实施方式中，所述隔离层包括氮化硅层；以及所述绝缘层包括有机绝缘层。

本申请另一方面提供了一种半导体结构。该半导体结构包括：半导体衬底，具有高压器件区和低压器件区；堆叠结构，形成在所述高压器件区和所述低压器件区上；第一沟槽，位于所述高压器件区中且贯穿所述堆叠结构；以及第二沟槽，位于所述低压器件区中且贯穿所述堆叠结构，其中，所述第一沟槽的深度大于所述第二沟槽的深度。