[发明专利]基于非50%占空比采样时钟的流水线式模数转换器

权利要求书

1.基于非50％占空比采样时钟的流水线式模数转换器，其特征在于，包括：m个子级和一个数字校正模块，m为正整数，除第m个子级外的每一子级包括：采样保持电路单元、子模数转换器单元、子数模转换器单元、减法器单元及放大器单元，

所述采样保持电路单元用于在每次采样时钟上升沿到来时对本子级的输入信号V_in进行采样并保持每次采样的结果，直至下一次采样；

所述子模数转换器单元用于对每次采样的结果进行量化并输出n比特数字信号，所述n比特记为n-bits，所述n为正整数；

所述子数模转换器单元用于将n-bits数字信号转换为模拟信号，并通过所述减法器单元将该模拟信号减去V_in，得到剩余误差信号；

所述放大器单元用于将剩余误差信号放大2^(n-1)倍，得到的输出信号V_out作为下一子级的输入信号，所述第m个子级不需通过放大器单元对剩余误差信号进行放大。

2.根据权利要求1所述的基于非50％占空比采样时钟的流水线式模数转换器，其特征在于：第一子级的输入信号V_in为输入模拟信号，流水线式模数转换器的每一子级都在采样时钟的控制下同时并行工作，所述采样时钟用于为流水线式模数转换器提供时钟信号，输入模拟信号从第一子级到第m子级逐级被量化，各子级的量化结果经数字校正模块运算后，最终输出N比特的数字信号，所述N比特记为N-bits；

除第m个子级外的每一子级中的子数模转换器单元、减法器单元及放大器单元通过开关电容电路实现，所述开关电容电路的输入信号记为V_in1，所述开关电容电路包括第一电容C₁、第二电容C₂及运算放大器，通过第一采样时钟和第二采样时钟控制第一电容C₁、第二电容C₂这两个电容的连接关系，所述第一采样时钟记为φ1，所述第二采样时钟记为φ2，所述φ1和φ2为两相不交叠采样时钟，所述φ1和φ2的时钟周期均为T，所述T为流水线式模数转换器的一个采样时钟周期，所述φ1和φ2的占空比均为0到1之间，φ1和φ2的占空比之和为1，调整φ1和φ2的占空比使得流水线式模数转换器的功耗最低。

3.根据权利要求2所述的基于非50％占空比采样时钟的流水线式模数转换器，其特征在于：所述开关电容电路还包括第一φ1开关、第二φ1开关、第三φ1开关、第一φ2开关、第二φ2开关和三输入选通器，

所述V_in1分别与第一φ1开关的第一端、第二φ1开关的第一端相连，所述第一φ1开关的第二端分别与第一电容C₁的第一端、第一φ2开关的第一端相连，所述第一φ2开关的第二端与运算放大器的输出端相连，所述第一电容C₁的第二端分别与运算放大器的反相输入端、第三φ1开关的第一端相连，所述第三φ1开关的第二端与运算放大器的同相输入端相连，所述第三φ1开关的第二端与地相连，所述第二电容C₂的第一端分别与第二φ1开关的第二端、第二φ2开关的第二端相连，所述第二电容C₂的第二端分别与运算放大器的反相输入端、第三φ1开关的第一端相连，所述第二φ2开关的第一端与三输入选通器的第一端相连，所述三输入选通器的第二端与+Vref相连，所述三输入选通器的第三端与-Vref相连，所述三输入选通器的第四端与0相连，所述三输入选通器的第五端与子模数转换器相连。