[发明专利]行解码电路及SONOS结构的EEPROM

说明书

本发明提供一种行解码电路，包括：多组行解码单元，各组所述行解码单元包括：第一、第二、第三和第四预解码子单元、电平移位子单元以及第一、第二、第三和第四电压传输子单元，利用所述预解码子单元接收地址信号并给后级电路提供字线控制信号，以及利用所述电压传输子单元给后级电路提供SONOS线信号。本发明还提供一种SONOS结构的EEPROM。本申请在各组所述行解码单元中，4行预解码子单元和4行电压传输子单元共用1行电平移位子单元，可以减少所述电平移位子单元的数量，从而减少行解码电路的面积占芯片整体面积的比例。

技术领域

本申请涉及存储器技术领域，具体涉及一种行解码电路及SONOS结构的EEPROM。

背景技术

目前现代电子设备和嵌入式结构的飞速发展和广泛应用，高集成度电路芯片的需求日益提高，从而催生出一系列对集成电路芯片面积的限制要求。所以现有的SONOS(Silicon-Oxide-Nitride-Oxide-Semiconductor，硅-氧化物-氮化物-氧化硅-硅，又称硅氧化氮氧化硅)结构的EEPROM(Electrically Erasable and Programmable Read OnlyMemory，带电可擦可编程只读存储器)产品面积也提出了更高的要求。

SONOS结构的EEPROM在编程操作时选中的字线需要正向高电压，在擦除操作时选中的字线需要负向高电压。行译码电路通常包括多组行解码单元，各组行解码单元包括：4行预解码单元-电平移位单元-电压传输单元，每组行解码单元中，4行预解码单元对应向后级的存储阵列输出4个字线控制信号，以及4行电压传输单元对应向后级的存储阵列输出4个SONOS线信号。即对于传统设计来说，各组行解码单元中，每行电压传输单元(预解码单元)都需要对应的电平移位单元。那么这样各组行解码单元就需要4个电平移位单元；产品容量越大，所需要的行解码单元越多，相应的电平移位单元越多，占用芯片面积越大，不利于小型化，不利于降低成本。

因此，如何进一步减小SONOS结构的EEPROM的面积，降低其成本，已成为本领域技术人员亟待解决的问题之一。

发明内容

本申请提供了一种行解码电路及SONOS结构的EEPROM，可以解决行解码电路的面积过大的问题。

一方面，本申请实施例提供了一种行解码电路，包括：多组行解码单元，其中，各组所述行解码单元包括：第一、第二、第三和第四预解码子单元、电平移位子单元以及第一、第二、第三和第四电压传输子单元；

其中，各所述预解码子单元接收地址信号，并向所述电平移位子单元输出第一控制信号和第二控制信号，以及向后级电路输出字线控制信号，其中，所述第一控制信号和所述第二控制信号互为反向；

所述电平移位子单元接收所述第一至第四预解码子单元输出的所述第一控制信号和所述第二控制信号，并对应地向所述第一至第四电压传输子单元输出第三控制信号和第四控制信号；

各所述电压传输子单元接收所述第三控制信号和所述第四控制信号，并向后级电路输出SONOS线信号。

可选的，在所述行解码电路中，所述第一至第四预解码子单元均包括：与非门电路、非门电路以及与门电路；

其中，所述与非门电路的第一输入端、所述与非门电路的第二输入端和所述与门电路的第一输入端接收所述地址信号，所述与非门电路的输出端连接至所述非门电路的输入端并且输出所述第一控制信号，所述非门电路的输出端连接至所述与门电路的第二输入端并且输出所述第二控制信号，所述与门电路的输出端向后级电路输出所述字线控制信号。

可选的，在所述行解码电路中，所述电平移位子单元包括：第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管；