[发明专利]数据处理方法及装置、数据处理设备和存储介质

说明书

一种数据处理方法及装置、数据处理设备和存储介质。该数据处理方法用于先进先出(FIFO)缓存器，FIFO缓存器包括依序排列的多个存储段，写时钟信号与参考时钟信号同相且在一个参考周期内对应X个写时钟周期，读时钟信号与参考时钟信号同相且在一个参考周期内对应Y个读时钟周期，X和Y为正整数。该数据处理方法包括：响应于X大于Y，在X个写时钟周期中，选择多个写中止周期，在多个写中止周期期间，使得FIFO缓存器的写指针保持不变；响应于X小于Y，在Y个读时钟周期中，选择多个读中止周期，在多个读中止周期期间，使得FIFO缓存器的读指针保持不变。该数据处理方法有效地降低异步FIFO缓存器的传输延时，减少异步FIFO缓存器需要的缓存资源，节约成本。

技术领域

本公开的实施例涉及一种数据处理方法、数据处理装置、数据处理设备和非瞬时可读存储介质。

背景技术

随着集成电路的发展和工艺的提升，芯片的集成度在不断提升，大规模SoC(System on Chip)设计已成为主流。SoC设计在一个芯片上集成了系统中各项功能模块并实现了模块间的数据通信。各个功能模块有各自的功能和性能要求，根据各个功能模块的需求通常会设计多个时钟。在功能越复杂的SoC设计中时钟数目更多。由于SoC设计中大量采用同步时序设计，采用不同时钟的功能模块之间如果需要进行通信，则需要对交互信号进行异步时序处理以避免出现时序和逻辑错误。目前，存在多种异步时序处理技术方案，其中异步先进先出(First In First Out，FIFO)缓存是最广泛使用的一种技术方案。

发明内容

本公开至少一个实施例提供一种数据处理方法，应用于先进先出(FIFO)缓存器。所述FIFO缓存器包括依序排列的多个存储段，所述多个存储段分别具有依序的多个地址，用于所述FIFO缓存器的写时钟信号与参考时钟信号同相且在所述参考时钟信号的一个参考周期内对应X个写时钟周期，用于所述FIFO缓存器的读时钟信号与所述参考时钟信号同相且在所述参考时钟信号的一个参考周期内对应Y个读时钟周期，X和Y为正整数，所述数据处理方法包括：响应于X大于Y，在所述X个写时钟周期中，选择多个写中止周期，且在所述多个写中止周期期间，使得所述FIFO缓存器的写指针保持不变；响应于X小于Y，在所述Y个读时钟周期中，选择多个读中止周期，且在所述多个读中止周期期间，使得所述FIFO缓存器的读指针保持不变。

例如，在本公开至少一个实施例提供的方法中，所述多个写中止周期为(X-Y)个所述写时钟周期，所述多个读中止周期为(Y-X)个读时钟周期。

例如，在本公开至少一实施例提供的方法中，响应于X大于Y，在所述X个写时钟周期中，选择所述多个写中止周期，包括：基于第一等式，在所述X个写时钟周期中，选择所述多个写中止周期。所述第一等式为：i＝ceil((2×Y+j×X-X)/(X-Y))，其中，ceil()为向上取整函数，X表示在所述一个参考周期内写时钟周期的个数，Y表示在所述一个参考周期内读时钟周期的个数，j表示在所述多个写中止周期中的第j个写中止周期，i表示在所述X个写时钟周期中所述第j个写中止周期的序号，0≤i≤(X-1)，0≤j≤(X-Y-1)，且i和j为整数。

例如，本公开至少一实施例提供的方法还包括：在X大于Y并且所述写指针指向所述多个存储段的初始写存储段，所述读指针指向所述多个存储段的初始读存储段的情况下，响应于当前要写入数据的当前写时钟周期不属于所述多个写中止周期，所述写指针指向所述初始写存储段的下一存储段，将目标写数据写入所述写指针对应的存储段；响应于所述当前写时钟周期属于所述多个写入中止周期，所述写指针保持指向所述初始写存储段，写反馈信号设置为无效；基于当前要读出数据的当前读时钟周期，所述读指针指向所述初始读存储段的下一存储段，从所述读指针对应的存储段读出目标读数据。

例如，在本公开至少一实施例提供的方法中，响应于所述初始写存储段为所述多个存储段的最后一个存储段，所述初始写存储段的下一存储段为所述多个存储段的第一个存储段。