[发明专利]一种高性能读写链表缓存的装置及方法

说明书

本发明涉及数据处理技术领域，尤其涉及一种高性能读写链表缓存的装置，包括访问窗口控制模块、入队push的buffer缓存、出队pop的buffer缓存、链表RAM和读写冲突模块，所述访问窗口控制模块用于保证push不在pop访问链表RAM窗口内；入队push的buffer缓存和出队pop的buffer缓存用于使链表RAM的入队和出队处理不会因为上下游模块数据没有准备好而空闲；所述的读写冲突模块用于监控入队和出队冲突操作。本发明把入队push和出队pop独立开来，使得push和pop对链表的访问同时进行，提高了读写链表缓存的效率。

技术领域

本发明涉及数据处理技术领域，尤其涉及一种高性能读写链表缓存的装置及方法。

背景技术

在通信网路芯片设计中，经常遇到对入口的以太网报文、协议数据、控制信息按照一定优先级缓存，等待后一级的QOS调度或下一级装置准备好后再输出。这就需要在设计中增加RAM或DDR模块进行数据缓存，考虑网络传输速率和DDR读写访问延时，在芯片设计中更多使用RAM来缓存或RAM+DDR混合方式。在选择RAM类型时，因为双口RAM比单口RAM大，从降低设计芯片资源和功耗角度，选择单口RAM更加合适。

但是单口RAM一次只能进行“读”或“写”访问，如果不能很好控制RAM的读写操作，会降低RAM的使用效率。一般RAM读写方式有如下两种方式：方式一，等待RAM读取完数据后，根据读取的数据做逻辑判断，再进行RAM的“写”操作，访问时序如图6。该访问方式时序是最好的，综合出来的网表时钟频率最高。缺点是单口RAM使用率不高，在“读”和“写”会有空闲状态，造成浪费。另一种如图7的RAM控制方式，在发起RAM读后，对刚读出的数据进行判断，在读出数据同一拍去控制RAM写，把数据写入RAM。这个RAM访问时连续的，但是这种方式组合逻辑级数太长，造成setup时序变差，综合出的网表时钟频率不高。

使用图6的RAM读写方式，在链表设计中，需要存储上游入队的数据缓存，即通过链表的空闲指针映射成数据RAM的绝对地址，把上游的数据或控制信息写入到数据RAM中。并更新队列的链表，方便在出队时，按照入队的顺序输出。链表更新方式：先读取链表上一次入队的队尾(que_tail)地址，再以队尾为地址把当前空闲指针写入到链表RAM中。此外链表还要维护出队操作，即当QOS模块可调度或下一级装置处于准备状态，出队需要把队头(que_head)的报文或控制数据读取，再更新队头：以当前对头指针为地址，读取RAM获得链表下一个指针，填充到该que的que_head。并把当前对头que_head指针作为数据，空闲链表尾作为地址，回收到空闲链表中，链表的操作流程见图8。整体链表入队push和出队pop的时序见图9。从时序图可以看出在RAM多次读写操作时，RAM访问并没有完全利用起来，造成链表访问有一般时间在等RAM读或写数据完成。

因此，图8的方案虽然提高了综合时序，但RAM读写利用率不高，造成整体性能提升不明显，也不是一个好的设计方案。

发明内容

本发明提供了一种高性能读写链表缓存的装置及方法，把入队push和出队pop独立开来，使得push和pop对链表的访问同时进行，提高了读写链表缓存的效率。

为了实现本发明的目的，一种高性能读写链表缓存的装置，包括访问窗口控制模块、入队push的buffer缓存、出队pop的buffer缓存、链表RAM和读写冲突模块，所述访问窗口控制模块用于保证push不在pop访问链表RAM窗口内；入队push的buffer缓存和出队pop的buffer缓存用于使链表RAM的入队和出队处理不会因为上下游模块数据没有准备好而空闲；所述的读写冲突模块用于监控入队和出队冲突操作。

作为本发明的优化方案，高性能读写链表缓存的装置，从更少的逻辑和功耗选择单口RAM，来搭建链表功能，实现多路队列que的数据先进先出需求。

为了实现本发明的目的，采用一种高性能读写链表缓存的装置读写链表缓存的方法，包括如下步骤：