[发明专利]可重构并行处理

说明书

提供了用于线程级并行处理的处理器、系统和方法。处理器可以包括：多个处理单元(PE)，其各自可以包括配置缓冲器；序列发生器，其耦合到该多个PE中的每一个的配置缓冲器并配置成将一个或多个PE配置分配给该多个PE；以及垫片内存，其耦合到多个PE并配置成存储至少一个PE执行结果以在下一PE配置期间由多个PE中的至少一个使用。

分案申请

本申请为申请号2018800171891、申请日2018年3月13日、题为“可重构并行处理”的分案申请。

相关申请

本申请要求于2017年3月14日提交的题为“Reconfigurable ParallelProcessing”的美国临时申请62/471,340、2017年3月15日提交的题为“CircularReconfiguration for Reconfigurable Parallel Processor”的美国临时申请62/471,367、2017年3月15日提交的题为“Private Memory Structure for ReconfigurableParallel Processor”的美国临时申请62/471,368、2017年3月15日提交的题为“SharedMemory Structure for Reconfigurable Parallel Processor”的美国临时申请 62/471,372、2017年3月17日提交的题为“Static Shared Memory Access for ReconfigurableParallel Processor”的美国临时申请62/472,579的优先权，这些申请的内容通过引用整体并入本文。

技术领域

本文的公开内容涉及计算机架构，特别地涉及可重构处理器。

背景技术

具有大量处理阵列的可重构计算架构可以满足计算能力的需求，同时保持功率和硅面积高效。与现场可编程门阵列(field-programmable gate array，FPGA)不同，粗粒度可重构架构(Coarse-Grained Reconfigurable Architecture，CGRA)利用如算术逻辑单元(arithmetic logic unit，ALU)等更大的处理单元作为其构建模块。其提供了使用高级语言来快速编程处理单元 (PE)阵列的可重构性特征。CGRA的一个典型设计在图1中示出。其由PE阵列、配置内存、作为帧缓冲器的内存单元、PE之间的以及PE到帧缓冲器的互连件组成。

一般而言，CGRA是用于探索回路级并行性的方法。其不是专门针对处理线程级并行性的。由于从一次迭代到下一次迭代的任何数据依赖性，并行性在很大程度上是有限的。因此，在大多数设计中，2D阵列的大小旨在限制于8×8PE阵列。

图形处理单元(Graphics processing unit，GPU)架构已提供了以相同指令多线程(Same Instruction Multiple Thread，SIMT)方式执行并行线程的方法。其特别适合大规模并行计算应用。在这些应用中，通常假定线程之间没有依赖性。这种类型的并行性超出了软件任务内的回路级并行性(CGRA是针对回路级并行性而设计的)。线程级并行性可以容易地扩展超过单核执行到多核执行。线程并行性提供了优化机会，并且使PE阵列更高效和更有能力，并且其易于制造得大于8×8。然而，GPU是不可重构的。因此，本领域需要开发能够利用CGRA 和GPU两者的处理能力的下一代处理器。

发明内容