[发明专利]一种低功耗高分辨率的时间数字转换器

说明书

本发明公开了一种低功耗高分辨率的时间数字转换器，所述时间数字转换器为两步式n级级联结构，第一步结构包括第一级到第n/2级级联结构，第二步结构包括第n/2+1级到第n级级联结构，第一步结构和第二步结构通过放大器TA连接；每级级联结构包括2个数字时间转换器DTC，分别为第一数字时间转换器和第二数字时间转换器，1个D触发器DFF；每个数字时间转换器包括一个输入端、一个输出端和n/2个数字控制起始电压输入引脚。本发明的一种低功耗高分辨率的时间数字转换器，采用两步式结构，能够使DTC的数字控制起始电压输入引脚由n位降低为n/2位，从而降低功耗，经过触发器输出的数字码就直接是二进制码，能够省去编码器，降低TDC整体结构复杂度和功耗。

技术领域

本发明涉及一种低功耗高分辨率的时间数字转换器，属于数字时间转换器领域。

背景技术

在传统两步式TDC中，并且在时间放大器采用的是SR锁存结构的前提下，粗量化和细量化两级都采用的是Flash TDC结构，延时功能由具有相同延迟时间的延迟单元实现，经过D触发器输出的数字码为温度计码，温度计码无法直接进行逻辑运算，需要经过编码器转换成二进制码，尤其是当量化位数比较大时，编码器的存在会增加整体电路的复杂度，并且随着TDC输出位数的增加，延时单元的数量及编码复杂度成指数倍增加。在各种时间信号处理块中，在许多应用中广泛使用的时间数字转换器(Time-To-Digital Converter，TDC)，例如时域模数转换器(Analog to Digital Converter,ADC)和数字锁相环(Digital PhaseLocked Loop,DPLL)。特别地，TDC用作相位检测器，以测量参考信号和DPLL输出信号反馈经分频后的信号之间的相位误差。通常，DPLL的带内噪声和频率锁定范围分别取决于TDC量化误差和动态范围。因此，在高性能DPLL中对时间数字转换器的性能要求越来越高，常用的TDC结构类型主要有流水线型(Pipeline)TDC，ΔΣTDC，本结构的n bit TDC也可以实现高性能DPLL。

发明内容

为解决上述技术问题，本发明提出的一种低功耗高分辨率的时间数字转换器，设计的时间数字转换器的每级延迟呈现二进制关系，最终经过触发器输出的数字码就直接是二进制码。

为实现上述目的，本发明采用以下技术方案：