[发明专利]一种半导体结构及一种硬掩膜层的制造方法

说明书

本申请提供一种半导体结构及一种硬掩膜层的制造方法，包括衬底、衬底上的待刻蚀膜层和待刻蚀膜层上的硬掩膜层，硬掩膜层中掺杂有氮。掺杂有氮的硬掩膜层的硬度有显著提升，能够提高硬掩膜层和待刻蚀膜层的刻蚀选择比，使得较薄的硬掩膜层就能够覆盖待刻蚀膜层中不需要刻蚀的区域，以便待刻蚀膜层中不需要刻蚀的区域不受等离子体刻蚀的损伤，降低半导体结构的制造成本。

技术领域

本发明涉及半导体领域，特别涉及一种半导体结构及一种硬掩膜层的制造方法。

背景技术

在当前半导体结构的制造工艺中，经常会利用等离子体刻蚀工艺对待刻蚀膜层进行刻蚀，以得到想要的半导体结构。

具体利用等离子体刻蚀工艺对待刻蚀膜层进行刻蚀时，需要在待刻蚀膜层上形成硬掩膜层，硬掩膜层暴露待刻蚀膜层的待刻蚀区域，也就是利用硬掩膜层覆盖待刻蚀膜层中不需要刻蚀的区域。

现有的硬掩膜层的硬度较低，导致在进行等离子体刻蚀工艺时，硬掩膜层和待刻蚀膜层的刻蚀选择比较低，需要较厚的硬掩膜层覆盖待刻蚀膜层中不需要刻蚀的区域，以便待刻蚀膜层中不需要刻蚀的区域不受等离子体刻蚀的损伤。但是较厚的硬掩膜层会增加半导体结构的制造成本。

发明内容

有鉴于此，本申请的目的在于提供一种半导体结构及一种硬掩膜层的制造方法，能够提高硬掩膜层的硬度，降低半导体制造工艺成本。

本申请实施例提供了一种半导体结构，包括：

衬底，所述衬底上具有待刻蚀膜层；

所述待刻蚀膜层上具有硬掩膜层，所述硬掩膜层中掺杂有氮，所述掺杂有氮的硬掩膜层中氮的原子比例大于阈值，所述阈值根据未掺杂氮时的硬掩膜层的硬度确定。

可选地，所述掺杂有氮的硬掩膜层的厚度大于所述未掺杂有氮的硬掩膜层的厚度。

可选地，全部厚度的所述硬掩膜层中掺杂有氮。

可选地，所述硬掩膜层包括第一硬掩膜层和第二硬掩膜层，全部厚度的所述第一硬掩膜层中掺杂有氮，所述第二硬掩膜层不掺杂氮，所述第一硬掩膜层和所述第二硬掩膜层交替层叠。

可选地，所述硬掩膜层包括第三硬掩膜层和第四硬掩膜层，所述第三硬掩膜层中掺杂氮的原子比例大于所述第四硬掩膜层中掺杂氮的原子比例，所述第三硬掩膜层和所述第四硬掩膜层交替层叠。

可选地，所述硬掩膜层的材料为碳。

本申请实施例还提供一种硬掩膜层的制造方法，包括：

提供衬底，所述衬底上形成有待刻蚀膜层；

在所述待刻蚀膜层上形成硬掩膜层；

对所述硬掩膜层进行氮掺杂。

可选地，所述形成硬掩膜层包括：

利用化学气相沉积工艺形成硬掩膜层。

可选地，所述对所述硬掩膜层进行氮掺杂包括：

在所述化学气相沉积工艺的反应气体中通入氮气。

可选地，还包括：

控制所述氮气的输入时间和/或气流量，以控制所述硬掩膜层中掺杂氮的原子比例和所述硬掩膜层中掺杂氮的厚度。

可选地，所述控制所述氮气的输入时间和/或气流量包括：

每隔预设时间在所述化学气相沉积工艺的反应气体中输入氮气，以形成交替层叠的第一硬掩膜层和第二硬掩膜层，全部厚度的所述第一硬掩膜层中掺杂有氮，所述第二硬掩膜层不掺杂氮。

可选地，所述控制所述氮气的输入时间和/或气流量包括：