[发明专利]3D NAND闪速存储器件及其集成方法

说明书

本申请实施例公开了一种存储器件，所述存储器件包括：CMOS管芯；设置于所述CMOS管芯上的至少一个NOR闪存存储器；所述至少一个NOR闪存存储器与所述CMOS管芯上的开放NAND闪存接口ONFI连接。

本申请是针对申请日为2020年05月20日，申请号为202080001324.0，发明名称为3D NAND闪速存储器件及其集成方法的专利的分案申请。

技术领域

本申请实施例涉及3D NAND闪速存储器件及其集成方法，涉及但不限于一种能够改善存储空间和读/写性能的3D NAND闪速存储器件及其集成方法。

背景技术

为了提供固态盘(SSD)的更好性能，在常规SSD实现方式中广泛利用了单级单元(SLC)NAND闪速存储器和3D三级单元(TLC)NAND闪速存储器的组合结构。常常被读/写的热数据存储在SLC NAND闪存中，不常被读/写的冷数据存储在3D TLC NAND闪存中。然而，以上组合结构利用的3D TLC NAND闪速存储器降低了存储密度并且提高了SSD的成本。另外，组合结构的SLC NAND的读/写性能不令人满意。因此，对现有技术做出改进是必要的。

发明内容

本公开实施例提供了一种3D NAND闪速存储器件及其制造方法，以改善存储空间和读/写性能。本申请实施例提供一种3D NAND闪速存储器件及其制造方法。

本公开的实施例公开了一种用于3D NAND闪速存储器件的集成方法，包括：在CMOS管芯上设置多个3D三级单元(TLC)NAND闪速存储器；在所述3D NAND闪速存储器件的所述CMOS管芯上设置至少一个NOR闪速存储器；以及将所述至少一个NOR闪速存储器连接到所述3D NAND闪速存储器件的开放NAND闪存接口(ONFI)；其中所述至少一个NOR闪速存储器设置于所述CMOS管芯的未使用区域上。

本公开的另一实施例公开了一种集成于CMOS管芯上的3D NAND闪速存储器件，包括：设置于CMOS管芯上的多个3D三级单元(TLC)NAND闪速存储器；以及设置于所述CMOS管芯上的至少一个NOR闪速存储器，所述至少一个NOR闪速存储器连接到所述3D NAND闪速存储器的开放NAND闪存接口(ONFI)；其中，所述至少一个NOR闪速存储器设置于所述CMOS管芯的未使用区域上。

在阅读各附图所示的优选实施例的以下详细描述之后，本领域的普通技术人员将毫无疑问得地明了本公开实施例的这些和其它目的。

附图说明

在附图(其不一定是按比例绘制的)中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。

图1是根据本公开实施例的用于3D NAND闪速存储器件的集成工艺的示意图；

图2-图3是根据本公开实施例的应用所述集成工艺的3D NAND闪速存储器件的示意图。

具体实施方式

图1是根据本公开实施例的用于3D NAND闪速存储器件的集成工艺10的示意图。用于3D NAND闪速存储器件的集成工艺10包括以下步骤：

步骤102：开始。

步骤104：在CMOS管芯上设置多个3D三级单元(TLC)NAND闪速存储器。

步骤106：在所述3D NAND闪速存储器件的所述CMOS管芯上设置至少一NOR闪速存储器。

步骤108：将所述至少一NOR闪速存储器连接到所述3D NAND闪速存储器件的开放NAND闪存接口(ONFI)。

步骤110：在所述3D NAND闪速存储器件的所述至少一NOR闪速存储器与所述ONFI之间连接数据通路逻辑单元。