[发明专利]一种数据访问方法、装置、设备及计算机可读存储介质

说明书

本发明公开了一种数据访问方法，包括：对接收到的数据访问请求进行解析，得到待访问的目标存储单元；获取目标存储单元在所属目标位线的目标位置；根据目标位置对预设的选择开关和分割开关进行开合控制，得到开合控制结果；根据开合控制结果对目标存储单元进行数据访问操作；其中，目标位线包括由分割开关分割得到的通过选择开关的第一不动端与感知放大器相连的近端和通过分割开关与近端相连的远端，选择开关的动端与感知放大器连接，第二不动端与远端相连，感知放大器用于感知存储单元电平。本发明较大地降低了内存时延，较大地降低了对芯片面积的占用量。本发明还公开了一种装置、设备及存储介质，具有相应技术效果。

技术领域

本发明涉及存储技术领域，特别是涉及一种数据访问方法、装置、设备及计算机可读存储介质。

背景技术

随着计算机的飞速发展，DRAM(Dynamic Random Access Memory，动态随机存取存储器)不断增加容量，然而内存的读取延迟(通常被称为内存墙)却没有显著降低。由于内存设计需要综合考虑内存容量、每比特存储价格等因素，内存制造商通常会选择牺牲时延来追求更低的价格，因此虽然有一些低时延内存研究成果，但大多应用于要求超低时延而且并不在意价格的高端网络设备。

参见图1、图2和图3，图1为一种内存芯片的结构框图，图2为一种存储块的结构框图，图3为一种存储子序列的结构示意图。内存芯片中有多个存储块，每个存储块内有多个存储子序列，这些存储子序列共享外部行列地址线。存储子序列内部又由多个存储单元组成，这些存储单元共享位线和感知放大器。多个存储单元共享一条位线，每条位线连接一个用来感知存储单元电平的感知放大器。位线越长，位线的寄生电容越大，内存单元的充放电边沿时间越长，导致内存的访问时延增大。

现有的减少内存访问时延的方法主要包括采用短位线的方式、在内存中加入SRAM(Static Random-Access Memory，静态随机存取存储器)的方式、优化内存控制器的方式。但是上述三种方式均存在各自的缺点。

参见图4，图4为现有技术中一种内存架构结构示意图。首先，采用短位线的方式减少内存时延，通过在内存中增加多行感知放大器，将长位线分割成多组短位线。这种方式可以有效降低时延，但是却增加很多感知放大器，大大增加了芯片面积，且制造成本明显增加。其次，在内存中加入SRAM实现低时延，SRAM占据空间大，使得内存芯片面积增大，DRAM和SRAM之间数据交流的带宽有限，使得时延性能提高受限。最后，优化内存控制器的方式，内存控制器通常设计在保守的工作点来提高系统的容差，通过优化内存控制器，感知存储负载和环境，动态优化控制器可以实现内存时延的动态调控。该方法没有在本质上减少时延的产生，并且内存控制器设计比较复杂。

综上所述，如何有效地解决现有的数据访问方法，占用芯片面积大，制造成本高，内存架构设计复杂的问题，是目前本领域技术人员急需解决的问题。

发明内容

本发明的目的是提供一种数据访问方法，该方法较大地降低了内存时延，提升了数据访问效率，较大地降低了对芯片面积的占用量，降低了制造成本，降低了内存架构设计复杂度；本发明的另一目的是提供一种数据访问装置、设备及计算机可读存储介质。

为解决上述技术问题，本发明提供如下技术方案：

一种数据访问方法，包括：

对接收到的数据访问请求进行解析，得到待访问的目标存储单元；

获取所述目标存储单元在所属目标位线的目标位置；

根据所述目标位置对预设的选择开关和分割开关进行开合控制，得到开合控制结果；

根据所述开合控制结果对所述目标存储单元进行数据访问操作；