[发明专利]基于铪基铁电电容的非易失性SRAM单元

权利要求书

1.一种基于铪基铁电电容的非易失性SRAM单元，包括6T SRAM和非易失存储模块，所述的6T SRAM包括用于读写的位线BL、用于门控访问的字线WL、用于读写的反相位线BLB、第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管，所述的第一PMOS管的源极和所述的第二PMOS管的源极均接入电源电压VDD，所述的第一PMOS管的漏极、所述的第二PMOS管的栅极、所述的第一NMOS管的漏极、所述的第二NMOS管的漏极和所述的第三NMOS管的栅极连接且其连接端为所述的6T SRAM的第一存储节点，将该第一存储节点记为Q，所述的第二PMOS管的漏极、所述的第一PMOS管的栅极、所述的第二NMOS管的栅极、所述的第三NMOS管的漏极和所述的第四NMOS管的漏极连接且其连接端为所述的6T SRAM的第二存储节点，将该第二存储节点记为QB，所述的第一NMOS管的栅极和所述的第四NMOS管的栅极均连接所述的字线WL，所述的第一NMOS管的源极连接所述的位线BL，所述的第四NMOS管的源极连接所述的反相位线BLB，所述的第二NMOS管的源极和所述的第三NMOS管的源极均接地；其特征在于所述的非易失存储模块包括第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第一铪基铁电电容和第二铪基铁电电容，所述的第五NMOS管的栅极和所述的第六NMOS管的栅极均接入用于数据存储和恢复的控制信号RW，所述的第五NMOS管的漏极连接所述的6T SRAM的第一存储节点Q，所述的第六NMOS管的漏极连接所述的6T SRAM的第二存储节点QB，所述的第五NMOS管的源极、所述的第七NMOS管的漏极和所述的第一铪基铁电电容的负极连接，将所述的第五NMOS管的源极、所述的第七NMOS管的漏极和所述的第一铪基铁电电容的负极的连接端记为中间节点n1，所述的第六NMOS管的源极、所述的第八NMOS管的漏极和所述的第二铪基铁电电容的负极连接，将所述的第六NMOS管的源极、所述的第八NMOS管的漏极和所述的第二铪基铁电电容的负极的连接端记为中间节点n2，所述的第一铪基铁电电容的正极和所述的第二铪基铁电电容的正极均接入读写控制信号PL，所述的第七NMOS管的源极和所述的第八NMOS管的源极均接地，所述的第七NMOS管的栅极和所述的第八NMOS管的栅极均接入放电控制信号DL；

所述的非易失性SRAM单元具有三种工作模式，分别是正常SRAM模式、存储模式和恢复模式，在正常SRAM模式下，RW和DL均置为低电平(0V)，此时，所述的非易失性SRAM单元像SRAM一样工作；在存储模式下，先将正脉冲电压(2.5V)施加给PL，所述的第一铪基铁电电容和所述的第二铪基铁电电容都被极化到正极化状态。然后将负脉冲电压(-1.6V)施加给PL，如果所述的6T SRAM的第一存储节点Q的电平为逻辑“1”，所述的6T SRAM的第二存储节点QB的电平为逻辑“0”，此时所述的第一铪基铁电电容上的电压为-2.5V，所述的第一铪基铁电电容被极化到负极化状态，所述的第二铪基铁电电容上的电压为-1.6V，所述的第二铪基铁电电容虽然有极小的极化损失但仍然保持正极化状态，如果所述的6T SRAM的第一存储节点Q的电平为逻辑“0”，所述的6T SRAM的第二存储节点QB的电平为逻辑“1”，所述的6T SRAM的第一存储节点Q保持正极化状态，所述的第二铪基铁电电容被极化到负极化状态，这样所述的6T SRAM的第一存储节点Q的数据保存在所述的第一铪基铁电电容中，所述的6T SRAM的第二存储节点QB的数据保存在所述的第二铪基铁电电容中；在恢复模式下，首先将DL置为高电平(0.9V)，将中间节点n1和n2均放电至0V，然后将正脉冲电压(2.5V)施加给PL，同时将RW置为高电平，此时所述的第一铪基铁电电容和所述的第二铪基铁电电容被极化到正极化状态，所述的第一铪基铁电电容对中间节点n1和第一存储节点Q充电，所述的第二铪基铁电电容对中间节点n2和第二存储节点QB充电，如果第一存储节点Q的电平为逻辑“1”，第二存储节点QB的电平为逻辑“0”，此时所述的第一铪基铁电电容发生极化状态翻转，电荷量较大，所述的第二铪基铁电电容不发生极化翻转，电荷量较小，与所述的第一铪基铁电电容相连的第一存储节点Q的增加的电压大于与所述的第二铪基铁电电容相连的第二存储节点QB增加的电压，当电源电压VDD恢复后，第一存储节点Q和第二存储节点QB之间的电压差由所述的第一PMOS管、所述的第二PMOS管、所述的第二NMOS管和所述的第三NMOS管构成的反相器回路放大，第一存储节点Q的电平恢复到逻辑“1”，第二存储节点QB的电平恢复到逻辑“0”；如果第一存储节点Q的电平为逻辑“0”，第二存储节点QB的电平为逻辑“1”，此时所述的第一铪基铁电电容不发生极化状态翻转，电荷量较小，所述的第二铪基铁电电容发生极化翻转，电荷量较大，与所述的第一铪基铁电电容相连的第一存储节点Q增加的电压小于与所述的第二铪基铁电电容相连的第二存储节点QB增加的电压，当电源电压VDD恢复后，第一存储节点Q和第二存储节点QB之间的电压差由所述的第一PMOS管、所述的第二PMOS管、所述的第二NMOS管和所述的第三NMOS管构成的反相器回路放大，第一存储节点Q的电平恢复到逻辑“0”，第二存储节点QB的电平恢复到逻辑“1”。