[发明专利]EEPROM电路

说明书

本发明公开了一种EEPROM电路，对存储阵列进行擦除时选中的字节中的各存储单元所连接的位线都浮置；在一行中选中一个字节进行操作时，同一行中未选中的字节中对应的各存储单元连接的位线都浮置以及各存储单元连接存储字线、选择字线和源线都接0V；各列位线都和对应的传输电路连接，传输电路包括4个传输管，第一NMOS和第一PMOS组成第一差分传输路径，第二NMOS管和第二PMOS组成第二差分传输路径；第一和第二NMOS管的栅极都连接第一控制信号，第一和第二PMOS管的栅极都连接第二控制信号；第一差分传输路径连接在第三电压信号和第一位线信号之间，第二差分传输路径连接在第四电压信号和第二位线信号之间。本发明能减少电路面积，提高器件单元密度。

技术领域

本发明涉及一种半导体集成电路，特别是涉及一种EEPROM电路。

背景技术

对于小容量SONOS EEPROM产品，对产品的面积提出了更高的要求，故需要想办法进一步降低器件单元所占用的面积，从而提高器件单元密度。如图1所示，是现有EEPROM电路的存储阵列101的电路图；现有EEPROM电路的存储阵列101由多个存储单元102进行行列排列而成，图1中仅显示了2行和4列共8个所述存储单元102的结构，第一行的各所述存储单元102还分别用A1、A2、A3和A4标出，第二行的各所述存储单元102还分别用B1、B2、B3和B4标出。

所述存储单元102由一个SONOS存储管103和一个选择管104连接而成，所述SONOS存储管103的源极连接所述选择管104的漏极。

各所述存储单元102的所述SONOS存储管103和所述选择管104都为N型器件且都形成在对应的P型阱上，各所述存储单元102的所述P型阱连接到P阱衬底电极(VBPW)。

各所述SONOS存储管103的第一栅极结构包括依次叠加在所述P型阱上的ONO层和多晶硅栅，所述ONO层包括依次叠加的第一氧化层、第二氮化层和第三氧化层，所述第一氧化层为隧穿氧化层，所述第二氮化层为存储层，所述第三氧化层为控制氧化层。

各所述选择管104的第二栅极结构包括依次叠加在所述P型阱上的栅介质层和多晶硅栅。

在所述存储阵列101中，同一行的各所述SONOS存储管103的栅极都连接到对应行的存储字线WLS，同一行的各所述选择管104的栅极都连接到对应行的选择字线WL。对于不同行，存储字线WLS和选择字线WL的后面还加了行号，如图1中的WLS1和WLS2以及WL1和WL2。

同一列的各所述SONOS存储管103的漏极都连接到对应列的位线BL，同一列的各所述选择管104的源极都连接到对应列的源线SL。对于不同列，位线BL的后面还加了列号，如图1中的BL1、BL2、BL3和BL4。源线SL后面还加了对应的编号，两行所述存储单元102会共用一根所述源线SL，故图1中仅具有两根源线SL，两根源线SL分别用SL1和SL2标出。

对所述存储阵列101的操作(Operation)包括擦除(Erase)、编程(Program)和读取(Read)。现有的操作时各所述存储单元102对应的WL、WLS、BL、VBPW和SL所加的操作电压如表一所示。

表一

表一中，选中的所述字节105位于第一行中，操作目标(Target)单元为A1，A1单独用Target(A1)表示。通常，存储阵列101还采用差分结构，这时，同一行中相邻的两个所述存储单元102会组成一个差分对，差分对的两个所述存储单元102工艺一根所述源线SL，两根所述位线BL则为组成一对差分结构，如图1中的存储单元A1和A2组成一对差分存储单元结构，位线BL1和BL2组成一对差分结构；同理，存储单元A3和A4以及B1和B2以及B3和B4也分别组成对应的差分存储单元结构。可以看出，差分存储单元结构为单位对应的列数为以单个存储单元102为单位的列数的一半。