[发明专利]在ZnSe/Si异质结界面嵌入CdSe调控层的制备方法

说明书

本发明属于半导体异质结器件技术领域，特别是涉及一种在ZnSe/Si异质结界面嵌入CdSe调控层的制备方法，该方法首先以p型硅为衬底，利用直流磁控溅射技术在硅片上依次沉积Cd和Zn金属纳米层，制备出纳米结构Zn/Cd/Si；然后将纳米结构Zn/Cd/Si在乙二醇溶液中与Se直接反应，制备出ZnSe/CdSe/Si异质结。本发明利用磁控溅射技术和元素直接反应相结合的方法，实现在ZnSe/Si异质结界面嵌入CdSe纳米薄膜调控层，一方面，减小了ZnSe/CdSe界面的位错缺陷态密度，另一方面，嵌入的CdSe纳米薄膜调控层易于控制，从而提高了基于ZnSe/CdSe/Si异质结电子器件的光电性能。

技术领域

本发明属于半导体异质结器件技术领域，特别是涉及一种在ZnSe/Si异质结界面嵌入CdSe调控层的制备方法。

背景技术

ZnSe被广泛应用于太阳能电池、光催化、蓝色发光器件和红外热成像等领域，是最重要的II-VI族半导体化合物之一；ZnSe可以通过化学气相沉积法、电沉积法、分子束外延生长和溶剂热法等方法制备。自从ZnSe的蓝绿光被发现以来，ZnSe纳米结构的合成、物理和化学特性，以及相关的电子器件构建得到了集中研究。硅也是一种重要的半导体材料，与ZnSe构建的ZnSe/Si异质结在光电子器件领域具有广阔的应用前景。

ZnSe/Si异质结的光学、电学性能，表现出对表面、缺陷和纳米结构成分较高的灵敏度。为提高基于ZnSe/Si异质结电子器件的光电性能，可以用ZnO和ZnCdSe钝化ZnSe表面，或者用Mn、Ag和Cu等对ZnSe薄膜进行掺杂。在ZnSe/Si异质结界面嵌入CdSe纳米层也是调控和提高其性能的一种有效手段。

通常是先在Si衬底上沉积适当厚度的CdSe薄膜，然后再沉积ZnSe薄膜构建ZnSe/CdSe/Si异质结。然而，这种在ZnSe/Si异质结界面嵌入CdSe薄膜的方法， 容易引入与氧有关的缺陷态，并且极易在ZnSe层和CdSe层界面引入位错缺陷态，这些缺陷态不利于载流子的传输，从而影响其光电性能。为了减小ZnSe薄膜和CdSe薄膜界面处的缺陷态，通常需要进行适当的退火处理。因此，找寻一种简单、高效地在异质结界面嵌入调控层的制备技术，是提高ZnSe/Si异质结光电性能的一种方法，其机理的研究也是目前重要的热门研究课题。

发明内容

为了克服现有技术中存在的缺陷，本发明的目的是提供一种在ZnSe/Si异质结界面嵌入CdSe调控层的制备方法，利用直流磁控溅射技术和元素直接反应相结合，简单、高效地在ZnSe/Si异质结的界面嵌入CdSe纳米薄膜层，并且嵌入的调控层易于控制。

为了实现上述目的，本发明采用以下的技术方案：

本发明提供了一种在ZnSe/Si异质结界面嵌入CdSe调控层的制备方法，包含以下步骤：

步骤1，以p型硅为衬底，利用直流磁控溅射技术在硅片上依次沉积Cd和Zn金属纳米层，制备出纳米结构Zn/Cd/Si；

步骤2，将纳米结构Zn/Cd/Si在乙二醇溶液中与Se直接反应，制备出ZnSe/CdSe/Si异质结。

进一步地，所述步骤1的具体实现过程如下：

步骤11，将切割好的硅片放入磁控溅射室的样品支架上，对磁控溅射室抽真空到10^-6Pa，然后向磁控溅射室充入氩气，保持溅射室真空度为10^-1-50Pa；

步骤12，调整Cd靶材与硅片间的距离为5.0cm，将样品支架加热到100℃，保持5min，使样品支架上的硅片受热均匀；

步骤13，设置溅射功率为5-80 W，打开Cd靶材的挡板，开始溅射，溅射时间为0-60s，制备纳米结构Cd/Si；

步骤14，将纳米结构Cd/Si移动至Zn靶材处，保持距离为5.0cm；

步骤15，设置溅射功率为5-80 W，打开Zn靶材的挡板，开始溅射，溅射时间为30-240s，制备纳米结构Zn/Cd/Si；