[发明专利]半导体器件及其制造方法及包括该器件的电子设备在审

专利信息
申请号: 202111335863.0 申请日: 2018-10-26
公开(公告)号: CN114068533A 公开(公告)日: 2022-02-18
发明(设计)人: 朱慧珑 申请(专利权)人: 中国科学院微电子研究所
主分类号: H01L27/092 分类号: H01L27/092;H01L21/8238
代理公司: 中科专利商标代理有限责任公司 11021 代理人: 倪斌
地址: 100029 *** 国省代码: 北京;11
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摘要:
搜索关键词: 半导体器件 及其 制造 方法 包括 器件 电子设备
【说明书】:

公开了一种半导体器件及其制造方法及包括该半导体器件的电子设备。根据本公开的实施例,半导体器件可以包括:衬底、依次叠置在衬底上的第一器件和第二器件。第一器件和第二器件各自均包括:从下至上依次叠置的第一源/漏层、沟道层和第二源/漏层,以及绕沟道层的至少部分外周形成的栅堆叠,第一器件和第二器件各自的沟道层的侧壁中至少部分沿不同的晶体晶面或晶面族延伸。

本申请是2018年10月26日递交的发明专利申请201811265733.2的分案申请。

技术领域

本公开涉及半导体领域,具体地,涉及竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。

背景技术

在水平型器件如金属氧化物半导体场效应晶体管(MOSFET)中,源极、栅极和漏极沿大致平行于衬底表面的方向布置。由于这种布置,缩小水平型器件所占的面积,一般要求源极、漏极和栅极所占的面积缩小,这样会使器件性能变差(例如,功耗和电阻增加),故水平型器件的面积不易进一步缩小。与此不同,在竖直型器件中,源极、栅极和漏极沿大致垂直于衬底表面的方向布置。因此,相对于水平型器件,竖直型器件所占的面积更容易缩小。

发明内容

有鉴于此,本公开的目的至少部分地在于提供一种能够很好地缩小所占面积的竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。

根据本公开的一个方面,提供了一种半导体器件,包括:衬底;依次叠置在衬底上的第一器件和第二器件,第一器件和第二器件各自均包括:从下至上依次叠置的第一源/漏层、沟道层和第二源/漏层,以及绕沟道层的至少部分外周形成的栅堆叠,第一器件和第二器件各自的沟道层的侧壁中至少部分沿不同的晶体晶面或晶面族延伸。

根据本公开的另一方面,提供了一种制造半导体器件的方法,包括:在衬底上从下至上依次叠置第一器件的第一源/漏层、沟道层和第二源/漏层以及第二器件的第一源/漏层、沟道层和第二源/漏层;在第一器件的第一源/漏层、沟道层和第二源/漏层以及第二半导体器件的第一源/漏层、沟道层和第二源/漏层中限定相应半导体器件的有源区,使得第一器件的沟道层的侧壁与第二器件的沟道层的侧壁中至少部分沿不同的晶体晶面或晶面族延伸;以及分别绕第一器件和第二器件各自的沟道层的至少部分外周形成第一器件和第二器件各自的栅堆叠。

根据本公开的另一方面,提供了一种电子设备,包括至少部分地由上述半导体器件形成的集成电路。

根据本公开的实施例,半导体器件包括彼此叠置的竖直型器件,能够大幅度地缩小面积,节省空间。栅堆叠绕沟道层的至少部分外周形成且沟道形成于沟道层中,从而栅长可以由沟道层的厚度确定,可以实现对栅长的较好控制。另外,可以将不同器件的沟道层的至少一部分侧壁设置为沿不同晶体晶面或晶面族延伸。由于载流子在不同晶体晶面或晶面族方向上可以具有不同的迁移率,于是可以调节不同器件的沟道层中的载流子迁移率,进而调节不同器件的导通效果,以优化半导体器件的整体性能。

附图说明

通过以下参照附图对本公开实施例的描述,本公开的上述以及其他目的、特征和优点将更为清楚,在附图中:

图1至25示出了根据本公开实施例的制造半导体器件的流程的示意图;

图26至35示出了根据本公开另一实施例的制造半导体器件的流程中部分阶段的示意图;

图36至39示出示出了根据本公开实施例对硬掩膜层进行构图的流程的示意图。

贯穿附图,相同或相似的附图标记表示相同或相似的部件。

具体实施方式

以下,将参照附图来描述本公开的实施例。但是应该理解,这些描述只是示例性的,而并非要限制本公开的范围。此外,在以下说明中,省略了对公知结构和技术的描述,以避免不必要地混淆本公开的概念。

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