[发明专利]一种基于Wallace树的多输入移位求和累加器

说明书

本发明属于智能处理器技术领域，具体提供一种基于Wallace树的多输入移位求和累加器，包括：异或门阵列、初始进位向量生成模块、Wallace压缩树、4‑2压缩器、累加寄存器及加法器；本发明通过异或门阵列和初始进位向量生成模块将原码和减法操作一次性转换为补码加法用于Wallace树，提供对多数据格式和加减法的原生支持，节省硬件开销；再基于4‑2压缩器与累加寄存器实现累加，4‑2压缩器将Wallace树的2个输出值与累加寄存器中存储值进行压缩得到2个中间结果、并输出至累加寄存器中更新存储值，节省了对Wallace树结果求和的进位链开销，同时在累加寄存器前移除了全加器进位链，极大地方便了流水线的设计，有利于提高时钟频率和累加效率。

技术领域

本发明属于智能处理器技术领域，涉及多输入累加器，具体提供一种便于设计流水线、支持原码格式和减法的基于Wallace树的多输入移位求和累加器。

背景技术

流水线是一种提高硬件吞吐率的技术，通过在电路的适当位置插入流水寄存器，实现时钟频率的提高和处理数据量的提升。原码格式是一种采用符号和绝对值表示数值的数据格式，是浮点数格式中使用的数值表示方式；该数据格式往往将最高权重位作为符号位，其余位表示绝对值，符号位0为正数、1为负数。Wallace树是一种对多输入快速求和的电路结构，该结构通常基于3-2压缩器或4-2压缩器工作，只能计算加法，不能计算减法；3-2压缩器的实质是半加器，其功能是将3个输入数据的对应比特相加，并生成相应的进位值(C)、本位值(S)；4-2压缩器与3-2压缩器的功能类似，将4个输入数据和1比特来自低位4-2压缩器的进位(Cin)相加，生成1个保留的本位值(S)，一个保留的进位值(C)，和一个输入高位4-2压缩器的进位值(Cout)。

移位求和累加是一种进行乘加运算时必不可少的计算步骤，是一个对每组内多个数据先进行固定偏移量的移位后再进行求和，并对多组数据的部分和进行累加的过程。基于Wallac e树的移位求和累加器的设计，目前主要是针对补码格式的求和运算，涉及原码或减法时，需要先将原码或减数转换为相应的补码，再进行移位求和累加操作；现有结构如图1所示，在处理大位宽数据时，需要将输入数据转化为补码进行操作，如图1中虚线框1所示，而补码转换需要很大的加法器来完成、如多组全加器进位链，电路面积较大，电路时延也不可忽视；同时在涉及流水线设计时，该结构先通过Wallace树级联加法器求得一组数据的部分和，再通过后续的独立累加器进行累加，如图1中虚线框2所示，即整个结构需要两个加法器来进行运算，在处理大位宽数据时，电路时钟和流水线设计较难控制。

发明内容

本发明的目的在于针对现有基于Wallace树的移位求和累加器存在的诸多问题，提供一种新型的基于Wallace树的多输入移位求和累加器，该结构便于设计流水线、支持原码格式和减法。本发明通过内置的异或门阵列和初始进位向量生成模块将原码和减法操作一次性转换为补码加法，提供原码格式和减法原生支持；通过Wallace树进行多级压缩，将所有输入数据压缩成2个中间值，并与累加寄存器保留2个中间值进行4-2压缩生成2个新的中间值保留，避免了累加寄存器前的全加器进位链，保证了更加简单的流水线切分和更加规整的电路。

为实现上述目的，本发明采用的技术方案如下：

一种基于Wallace树的多输入移位求和累加器，包括：异或门阵列、初始进位向量生成模块、Wallace压缩树、4-2压缩器、累加寄存器及加法器；其特征在于，

多个输入数据输入至异或门阵列，针对每一个输入数据，所述异或门阵列将该输入数据的每一比特数据与对应的操作符(0为加、1为减)做逻辑异或操作，并输出至Wallace压缩树；所述初始进位向量生成模块基于对应于多个输入数据的操作符生成初始进位向量、并输出至Wallace压缩树，所述初始进位向量位宽与移位后输入数据位宽保持一致、对应于任一移位后输入数据最低有效位(LSB)的比特置为该输入数据的操作符，其余比特均为0；

所述Wallace压缩树将输入进行压缩得到2个输出值，并输出至4-2压缩器；