[发明专利]一种实现状态机的方法、系统、计算机设备及存储介质

说明书

本发明公开了一种实现状态机的方法、系统、计算机设备及存储介质，方法包括：定义枚举类型的变量，并使用typedef将变量定义为数据类型，基于数据类型声明第一变量和第二变量，其中，第一变量用于表示状态机的当前状态，第二变量用于表示状态机的下一状态；在实现状态机的类中，编写第一task、第二task、第三task，其中，第一task用于将第二变量赋值给第一变量，第二task用于描述状态转移条件，第三task用于描述输出值；通过并行执行的语句块调用第一task、第二task、第三task以实现状态机。本发明可以在UVM验证平台使用Verilog和system Verilog语言实现状态机。

技术领域

本发明涉及数据处理技术领域，尤其涉及一种实现状态机的方法、系统、计算机设备及存储介质。

背景技术

在整个芯片的研发流程中，验证部分的工作量越来越大，并且在这个环节上消耗了大部分的研发成本。由于硬件设计的复杂性日益增加，为了提早上市时间研发周期不断缩短，验证工作已经成为芯片开发过程的关键路径，在整个芯片的开发流程中，验证的工作量平均占到了百分之五十以上。

UVM验证方法学可以提高验证效率，提供了一套基于System-Verilog语言的库文件。这套库文件包含了众多常用的基类和方法，也规范了验证平台的结构和运行过程，使得验证人员能够快速有效的搭建出标准化的验证平台。Soc(System On Chip，片上系统)的规模越来越大，系统越来越复杂，验证的难度也响应增加，利用UVM能有利于适应验证的需求，提高验证环境的复用性提高验证效率。

由于UVM通用验证平台的结构相对固定，而驱动信号到DUT(待验证模块)和监控信号等等的具体操作都在class(类)里面的task里面实现。而task里面不能使用Verilog和system Verilog语言中的always语句，所以无法使用Verilog和system Verilog里面的状态机代码设计。但是实际验证过程中又有很多需要实现复杂状态机的情况，比如要监控jtag接口的输出，jtag的TAP状态机是必须实现的。

发明内容

有鉴于此，本发明提出了一种实现状态机的方法、系统、计算机设备及存储介质，解决了在UVM通用验证平台无法使用Verilog和system Verilog语言实现状态机的问题。

基于上述目的，本发明实施例的一方面提供了一种实现状态机的方法，具体包括如下步骤：

定义枚举类型的变量，并使用typedef将所述变量定义为数据类型，基于所述数据类型声明第一变量和第二变量，其中，所述第一变量用于表示状态机的当前状态，所述第二变量用于表示状态机的下一状态；

在实现状态机的类中，编写第一task、第二task、第三task，其中，所述第一task用于将所述第二变量赋值给所述第一变量，所述第二task用于描述状态转移条件，所述第三task用于描述输出值；

通过并行执行的语句块调用所述第一task、所述第二task、所述第三task以实现所述状态机。

在一些实施方式中，编写第一task、第二task、第三task包括：

采用forever循环语句编写所述第一task、所述第二task、所述第三task。

在一些实施方式中，编写第一task、第二task、第三task包括：

采用forever循环语句编写所述第一task、所述第二task、所述第三task，并且将所述第一task、所述第二task、所述第三task定义为在时钟上升沿或复位信号触发所述状态机进行采样。

在一些实施方式中，编写第一task、第二task、第三task包括：