[发明专利]一种可重构神经网络计算芯片

说明书

本发明涉及神经网络芯片架构领域，尤其涉及一种可重构神经网络计算芯片。本发明通过将构成神经网络的字线和位线的交汇结构替换为一种可在神经元或突触功能之间切换的结构C，通过不同交汇处的神经元和突触功能的切换，以灵活配置实现功能多样化，并且可以使计算单元PE阵列的利用率达到最大的有益效果。同时让架构适于应用，也可以扩展系统规模，而不是沿用传统芯片设计的刚性架构，实现了更加灵活的芯片设计。还可以调节结构C的功能，根据待映射神经网络的需求进行配置，连接成不同形状，以实现将多个可重构神经网络计算芯片为子单元，二次构建为一个大神经网络的功能。

技术领域

本发明涉及神经网络芯片架构领域，尤其涉及一种可重构神经网络计算芯片。

背景技术

人工神经网络是由大量处理单元互联组成的非线性、自适应信息处理系统，由大量的神经元即节点相互联接构成。每个节点代表一种特定的输出函数，称为激励函数。每两个节点间的连接都代表一个对于通过该连接信号的加权值，称之为权重，这相当于神经网络的记忆。输出则根据网络的连接方式，权重值和激励函数的不同而不同。神经网络是一种非线性统计性数据建模工具，常用来对输入和输出间复杂的关系进行建模，或用来探索数据的模式，通过不断调整神经元之间的权值，最终获得解决实际问题的能力。目前神经网络在众多领域得到了广泛的运用，如语言识别、图像识别与理解、计算机视觉、市场分析、决策优化、物资调运、神经生理学、心理学和认知科学研究等。

神经网络的运行需要大量的计算资源，为了使其更快、更有效地解决更大规模的问题，神经网络硬件的实现成为了关键。但由于神经网络本身具有的高度复杂性，使其映射到硬件上带来很大的挑战，尤其是功耗和性能的问题。

传统的执行硬件有CPU、GPU和FPGA，不足的是，CPU无法在嵌入式设备中进行低延时的运算处理；而GPU尽管能满足低延时处理，但它的功耗极大，也不适用于嵌入式设备中；另一方面FPGA尽管能勉强满足功耗和执行性能的要求，但它本身内部的布线资源和计算单元恰恰限制了不同的深度卷积神经网络的执行效率。且现有的执行硬件因连接方式固定，单核心计算能力不易扩展，不能运行大规模网络，也不能有效利用资源，难以实现高能效的神经网络计算。因此，探索新型神经网络计算芯片架构逐渐成为研究热点和学科前沿。

发明内容

针对上述存在问题或不足，为了解决现有神经网络技术不能兼顾普适性以及能效相对较低的问题，本发明提出了一种可重构神经网络计算芯片，通过将构成神经网络的字线和位线的交汇结构(神经元或突触)替换为一种可在神经元或突触功能之间切换的结构，通过不同交汇处的神经元和突触功能的切换，以灵活配置实现功能多样化，并且可以使计算单元PE阵列的利用率达到最大的有益效果。

本发明的技术方案如下：

一种可重构神经网络计算芯片，其特征在于：所述构成神经网络的N个字线和M个位线的相交处采用结构C，结构C根据需求在神经元或突触功能之间切换，以合理利用计算资源，使PE阵列的利用率达到最大的有益效果。

进一步的，所述结构C为忆阻器。

进一步的，所述可重构神经网络计算芯片，单个芯片工作时，可重构性设计的表现为：根据待映射神经网络的需求，选择横向模式或者纵向模式进行工作。

本发明可重构神经网络计算芯片对于计算资源的利用，可通过对结构C的功能进行特定选择，从而实现计算资源的优化利用，具体示例如下：

当选择横向工作模式时：若映射的神经网络仅需要n个输入通道和m个输出通道时，n≤(N-1)，m≤(M-1)。将第n+1位字线与m位位线相交处的结构作为神经元，第m+1位位线和n位字线相交处的结构作为神经元，前n位字线和前m位位线相交处的结构均作为突触。输入数据通过与突触保存的权重相乘，再由神经元进行累加求和，输出最终结果，此时仅占用(n+1)*(m+1)的计算资源。需求的输入通道数量≤(N-1)、输出通道数量≤(M-1)的神经网络均可在本发明中的神经网络计算芯片中实现映射。