[发明专利]一种发送BMC码的方法、系统及计算机设备

权利要求书

1.一种发送BMC码的方法，其特征在于，包括：

主控制器将基于PD协议的初始数据进行翻译，得到目标数据；

所述主控制器将所述目标数据填充至FIFO缓冲器中；

SPI模块的发送寄存器接收所述FIFO缓冲器输出的所述目标数据，并以BMC码的形式进行发送。

2.根据权利要求1所述的发送BMC码的方法，其特征在于，在所述主控制器将所述目标数据填充至FIFO缓冲器中的步骤之后，还包括：

DMA控制器将所述FIFO缓冲器中的所述目标数据发送至所述SPI模块。

3.根据权利要求2所述的发送BMC码的方法，其特征在于，所述FIFO缓冲器设有一个；所述主控制器将所述目标数据填充至FIFO缓冲器中，DMA控制器将所述FIFO缓冲器中的所述目标数据依次发送至所述SPI模块，包括：

所述主控制器在所述FIFO缓冲器中填充满所述目标数据；

所述DMA控制器完成所述FIFO缓冲器的首端至中间端的所述目标数据的发送时产生半传输中断指令；

所述主控制器根据所述半传输中断指令在所述FIFO缓冲器的首端至中间端填充所述目标数据；

所述DMA控制器完成所述FIFO缓冲器的中间端至末端的所述目标数据的发送时产生完全传输中断指令；

所述主控制器根据所述完全传输中断指令在所述FIFO缓冲器的中间端至末端填充所述目标数据；

重新进入所述DMA控制器完成所述FIFO缓冲器的首端至中间端的所述目标数据的发送时产生半传输中断指令，直至一个数据包的所述目标数据完全发送完成。

4.根据权利要求2所述的发送BMC码的方法，其特征在于，所述FIFO缓冲器设有两个；所述主控制器将所述目标数据填充至FIFO缓冲器中，DMA控制器将所述FIFO缓冲器中的所述目标数据依次发送至所述SPI模块，包括：

所述主控制器依次在两个所述FIFO缓冲器中填充满所述目标数据；

所述DMA控制器完成先填充的所述FIFO缓冲器中的所述目标数据的发送时产生完全传输中断指令；

所述主控制器根据所述完全传输中断指令在先填充的所述FIFO缓冲器中再次填充满所述目标数据；

所述DMA控制器完成后填充的所述FIFO缓冲器中的所述目标数据的发送时再次产生完全传输中断指令；

所述主控制器根据所述完全传输中断指令在后填充的所述FIFO缓冲器中再次填充满所述目标数据；

重新进入所述DMA控制器完成先填充的所述FIFO缓冲器中的所述目标数据的发送时产生完全传输中断指令，直至一个数据包的所述目标数据完全发送完成。

5.根据权利要求3或4所述的发送BMC码的方法，其特征在于，所述主控制器填充所述目标数据的速度不小于所述DMA控制器发送所述目标数据的速度。

6.一种发送BMC码的系统，其特征在于，包括：

主控制器，用于基于PD协议的初始数据进行翻译，得到目标数据；将所述目标数据填充至FIFO缓冲器中；

所述FIFO缓冲器，用于接收输入的所述目标数据并进行存储；

SPI模块，用于接收所述FIFO缓冲器输出的所述目标数据，并以BMC码的形式进行发送。

7.根据权利要求6所述的发送BMC码的系统，其特征在于，还包括：

DMA控制器，用于在所述主控制器将所述目标数据填充至FIFO缓冲器中的步骤之后，将所述FIFO缓冲器中的所述目标数据发送至所述SPI模块。

8.根据权利要求7所述的发送BMC码的系统，其特征在于，所述FIFO缓冲器设有一个或两个。

9.根据权利要求6所述的发送BMC码的系统，其特征在于，还包括：

晶振，用于给所述SPI模块提供时钟信号。

10.一种计算机设备，其特征在于，包括如权利要求6-8任一项所述的发送BMC码的系统。