[发明专利]一种有PVT鲁棒性基于全差分环形振荡器的时间数字转换器

权利要求书

1.一种有PVT鲁棒性基于全差分环形振荡器的时间数字转换器，包括依次电性连接的前端模块、全局控制模块、延迟单元和解码模块；还设置一延迟校准模块分别连接所述延迟单元和解码模块，用于对所述延迟单元的延迟校准；

其特征在于，

所述的延迟单元是全差分环形振荡器模块；

所述的全差分环形振荡器模块包括，

首尾相接组成慢环的四个全差分反相器；

首尾相接组成快环的另外四个全差分反相器；

以及，

用于采集比较慢环与快环中节点信号超前或滞后的四个边沿SR触发器；

组成慢环的四个全差分反相器分别是第一全差分反相器(FDINV1)、第二全差分反相器(FDINV2)、第三全差分反相器(FDINV3)和第四全差分反相器(FDINV4)：所述的第一全差分反相器(FDINV1)同相输出端连接第二全差分反相器(FDINV2)的反相输入端，所述的第一全差分反相器(FDINV1)反相输出端连接第二全差分反相器(FDINV2)的同相输入端；所述的第二全差分反相器(FDINV2)同相输出端连接第三全差分反相器(FDINV3)的反相输入端，所述的第二全差分反相器(FDINV2)反相输出端连接第三全差分反相器(FDINV3)的同相输入端；所述的第三全差分反相器(FDINV3)同相输出端连接第四全差分反相器(FDINV4)的反相输入端，所述的第三全差分反相器(FDINV3)反相输出端连接第四全差分反相器(FDINV4)的同相输入端；所述的第四全差分反相器(FDINV4)同相输出端连接第一全差分反相器(FDINV1)的同相输入端，所述的第四全差分反相器(FDINV4)反相输出端连接第一全差分反相器(FDINV1)的反相输入端；

组成快环的四个全差分反相器分别是第五全差分反相器(FDINV5)、第六全差分反相器(FDINV6)、第七全差分反相器(FDINV7)和第八全差分反相器(FDINV8)：所述的第五全差分反相器(FDINV5)同相输出端连接第六全差分反相器(FDINV6)的反相输入端，所述的第五全差分反相器(FDINV5)反相输出端连接第六全差分反相器(FDINV6)的同相输入端；所述的第六全差分反相器(FDINV6)同相输出端连接第七全差分反相器(FDINV7)的反相输入端，所述的第六全差分反相器(FDINV6)反相输出端连接第七全差分反相器(FDINV7)的同相输入端；所述的第七全差分反相器(FDINV7)同相输出端连接第八全差分反相器(FDINV8)的反相输入端，所述的第七全差分反相器(FDINV7)反相输出端连接第八全差分反相器(FDINV8)的同相输入端；所述的第八全差分反相器(FDINV8)同相输出端连接第五全差分反相器(FDINV5)的同相输入端，所述的第八全差分反相器(FDINV8)反相输出端连接第五全差分反相器(FDINV5)的反相输入端；

四个边沿SR触发器分别是第一边沿SR触发器(ARB1)、第二边沿SR触发器(ARB2)、第三边沿SR触发器(ARB3)和第四边沿SR触发器(ARB4)：所述的第一边沿SR触发器(ARB1)慢环输入端连接第一全差分反相器(FDINV1)的反相输出端，所述的第一边沿SR触发器(ARB1)快环输入端连接第五全差分反相器(FDINV5)的反相输出端，所述的第一边沿SR触发器(ARB1)复位端RST_E连接第三全差分反相器(FDINV3)的反相输出端；所述的第二边沿SR触发器(ARB2)慢环输入端连接第一全差分反相器(FDINV1)的同相输出端，所述的第二边沿SR触发器(ARB2)快环输入端连接第五全差分反相器(FDINV5)的同相输出端，所述的第二边沿SR触发器(ARB2)复位端RST_E连接第三全差分反相器(FDINV3)的同相输出端；所述的第三边沿SR触发器(ARB3)慢环输入端连接第三全差分反相器(FDINV3)的反相输出端，所述的第三边沿SR触发器(ARB3)快环输入端连接第七全差分反相器(FDINV7)的反相输出端，所述的第三边沿SR触发器(ARB3)复位端RST_E连接第一全差分反相器(FDINV1)的同相输出端；所述的第四边沿SR触发器(ARB4)慢环输入端连接第三全差分反相器(FDINV3)的同相输出端，所述的第四边沿SR触发器(ARB4)快环输入端连接第七全差分反相器(FDINV7)的同相输出端，所述的第四边沿SR触发器(ARB4)复位端RST_E连接第一全差分反相器(FDINV1)的反相输出端；所述的第一边沿SR触发器(ARB1)、第二边沿SR触发器(ARB2)、第三边沿SR触发器(ARB3)和第四边沿SR触发器(ARB4)各自复位端RST_I均接到外部的全局复位信号RST，各自输出端分别接入所述的解码模块。