[发明专利]半导体器件及其制造方法

权利要求书

1.一种半导体器件的制造方法，其特征在于，包括：

提供一半导体衬底，在所述半导体衬底的表面上自下而上依次堆叠有第一氧化层、氮化硅层、第二氧化层和图形化后的无定形硅层，所述图形化后的无定形硅层中包含多个第一沟槽，并至少在所述第一沟槽的侧壁上形成有暴露出所述第一沟槽的底部的侧墙；

以所述侧墙为掩膜，刻蚀所述第二氧化层、氮化硅层、第一氧化层和所述半导体衬底，以形成被第二沟槽隔离的多个分立的虚设鳍结构，所述虚设鳍结构包括自下而上依次堆叠的部分厚度的所述半导体衬底、所述第一氧化层和所述氮化硅层；

在所述第二沟槽中填充隔离材料层，以形成顶面至少与所述虚设鳍结构的顶面齐平的第二沟槽隔离结构；

以所述第二沟槽隔离结构为掩膜，刻蚀所述虚设鳍结构至暴露出相应的半导体衬底表面，以在相邻所述第二沟槽隔离结构隔离之间形成第三沟槽，所述第三沟槽的底面高于所述第二沟槽的底面；

通过N型或P型离子原位掺杂的方式在所述第三沟槽中依次形成第一半导体材料层、防止穿通扩散层和扩散抑制层，并进一步在所述第三沟槽中的所述扩散抑制层的表面上形成填满所述第三沟槽的第二半导体材料层，以形成所述半导体器件所需的鳍结构；

采用刻蚀工艺回刻蚀所述第二沟槽隔离结构，直至使剩余的所述第二沟槽隔离结构的顶面低于所述防止穿通扩散层的顶面。

2.如权利要求1所述的制造方法，其特征在于，所述半导体衬底为具有深阱层的体硅衬底，或者为具有自下而上依次堆叠的底部半导体层、绝缘埋层和顶部半导体层的衬底。

3.如权利要求2所述的制造方法，其特征在于，当所述半导体衬底为具有深阱层的体硅衬底时，形成所述第三沟槽的步骤，包括：

以所述第二沟槽隔离结构为掩膜，刻蚀所述虚设鳍结构，以在相邻所述第二沟槽隔离结构隔离之间形成底部暴露出所述深阱层的顶面的第三沟槽；

或者，当所述半导体衬底为所述具有自下而上依次堆叠的底部半导体层、绝缘埋层和顶部半导体层的衬底时，形成所述第三沟槽的步骤，包括：

以所述第二沟槽隔离结构为掩膜，刻蚀所述虚设鳍结构至暴露出所述绝缘埋层的顶面，以形成所述第三沟槽。

4.如权利要求3所述的制造方法，其特征在于，所述第一半导体材料层和所述扩散抑制层的材料包括掺杂的多晶硅、掺杂的单晶硅以及掺杂的锗中的至少一种，所述第二半导体材料层的材料包括未掺杂的多晶硅、未掺杂的单晶硅以及未掺杂的锗中的至少一种。

5.如权利要求4所述的制造方法，其特征在于，所述第一半导体材料层中掺杂的离子的导电类型与所述深阱层中掺杂的离子的导电类型相同。

6.如权利要求1所述的制造方法，其特征在于，所述第一半导体材料层的厚度为10nm～20nm，所述第二半导体材料层的厚度为40nm～50nm。

7.如权利要求3所述的制造方法，其特征在于，所述防止穿通扩散层的材料包括重掺杂的单晶硅或重掺杂的锗；所述扩散抑制层的掺杂离子包括砷离子或包括碳离子。

8.如权利要求7所述的制造方法，其特征在于，所述防止穿通扩散层的厚度为5nm～10nm，所述扩散抑制层的厚度为3nm～5nm。

9.如权利要求1所述的制造方法，其特征在于，还包括：

在所述半导体衬底上依次形成横跨多个所述鳍结构的栅氧化层和控制栅层，以使所述的栅氧化层和控制栅层覆盖在相应的所述鳍结构的暴露表面以及回刻蚀后的所述第二沟槽隔离结构的顶面上。

10.一种采用权利要求1至9中任一项所述的半导体器件的制备方法形成的半导体器件，其特征在于，包括：

半导体衬底，所述半导体衬底上形成有鳍结构，所述鳍结构自下而上包括依次堆叠的所述第一半导体材料层、所述防止穿通扩散层、所述扩散抑制层和第二半导体材料层；

第二沟槽隔离结构，形成在所述半导体衬底上，并包围在相邻所述鳍结构的周围，且所述第二沟槽隔离结构的顶面低于所述鳍结构中的所述防止穿通扩散层的顶面；

栅氧化层和控制栅层，所述栅氧化层和控制栅层沿横跨各所述鳍结构的方向，覆盖在各所述鳍结构的表面以及回刻蚀后的所述第二沟槽隔离结构的顶面上。