[发明专利]检测瞬态执行攻击的仿真状态

说明书

本申请公开了检测瞬态执行攻击的仿真状态。一种装置的实施例包括存储器来存储仿真模型，与存储器通信耦合的处理器，以及与处理器和存储器通信耦合的逻辑，该逻辑在仿真模型上运行仿真，识别仿真模型中的一个或多个信号，这些信号包含不应当通过任何偶发通道可见的数据，并且在仿真运行的同时选择性地将所识别的一个或多个信号转换为偶发数据状态。公开并且要求保护了其他实施例。

技术领域

本公开总体上涉及处理器技术，以及仿真技术。

背景技术

现代处理器无序地执行指令以提高性能。这些无序处理器可以在处理器确认推测值是正确的之前“推测”分支或加载可使用某个值，并且执行可暂时使用该推测值来进行。当分支/加载解决并且知道推测性使用的值是否正确时，有两种可能的情况：1)如果推测性使用的值是正确的，那么取决于该值的指令是有效的并且可以引退，这意味着它们的结果对于程序而言在架构上变得可见；2)否则，取决于该推测值的指令是无效的并且必须被压制，这意味着它们的结果不会被提交到架构程序状态。在这种情境中，这些指令可以被称为瞬态的(意味着是非永久的)。在抑制(squash)之后，处理器可以用正确的值继续执行。

虽然瞬态指令的结果没有被提交到架构程序状态，但微架构处理器状态仍然可能受到瞬态指令的影响。例如，如果瞬态指令尝试从一个地址加载数据，而该地址的内容在任何处理器缓存中都是不可用的，那么相应的数据就可被加载到处理器缓存中。该缓存的状态构成了偶发通道(incidental channel)。可以经由诸如Flush+Reload或Prime+Probe之类的测量缓存访问的时延的分析技术来从这个通道观察数据。瞬态执行攻击利用了瞬态指令的微架构副作用，从而允许了恶意对手访问通常会被架构访问控制机制所禁止的信息。

发明内容

根据本公开的第一方面，提供了一种方法，包括：运行逻辑设计的仿真；识别经仿真的逻辑设计中的一个或多个信号，所述一个或多个信号包含不应当通过任何偶发通道可见的数据；以及在所述仿真运行的同时选择性地将所识别的一个或多个信号转换为偶发数据状态。

根据本公开的第二方面，提供了一种装置，包括：存储器，用于存储仿真模型；处理器，与所述存储器通信耦合；以及逻辑单元，与所述处理器和所述存储器通信耦合，所述逻辑单元用于：在所述仿真模型上运行仿真，识别所述仿真模型中的一个或多个信号，所述一个或多个信号包含不应当通过任何偶发通道可见的数据，并且在所述仿真运行的同时选择性地将所识别的一个或多个信号转换为偶发数据状态。

根据本公开的第三方面，提供了一种装置，包括：用于运行逻辑设计的仿真的装置；用于识别经仿真的逻辑设计中的一个或多个信号的装置，所述一个或多个信号包含不应当通过任何偶发通道可见的数据；以及用于在所述仿真运行的同时选择性地将所识别的一个或多个信号转换为偶发数据状态的装置。

附图说明

在附图中以示例方式而不是限制方式图示了本发明的各种实施例，在附图中：

图1A至1C是根据一个实施例的方法的示例的流程图；

图2是根据一个实施例的装置的示例的框图；

图3是根据一个实施例的方法的另一示例的流程图；

图4是根据一个实施例的仿真环境的示例的框图；

图5A是根据本发明的实施例图示出示例性有序管线和示例性寄存器重命名、无序发出/执行管线两者的框图。

图5B是根据本发明的实施例图示出要被包括在处理器中的有序架构核心的示例性实施例和示例性寄存器重命名、无序发出/执行架构核心两者的框图；

图6A-6B图示出更具体的示例性有序核心架构的框图，该核心将是芯片中的若干个逻辑块(包括相同类型和/或不同类型的其他核心)之一；