[发明专利]用于数据压缩和解压缩的处理器指令

说明书

提供了一种处理器，该处理器包括压缩指令，用以将存储在存储器中的未压缩只读数据的多个相邻数据块压缩成一个已压缩只读数据块并且将该已压缩只读数据块存储在存储器中的多个相邻块中。在执行应用以对只读数据进行操作期间，存储已压缩只读数据块的多个相邻块中的一者被从存储器读取，被存储在预取缓冲器中，并且在存储器控制器中被解压缩。响应于在执行应用期间对已压缩只读数据块中的相邻数据块的后续请求，未压缩数据块被直接从预取缓冲器读取。

技术领域

本公开涉及计算机处理器架构，更具体地涉及用于数据压缩和解压缩的处理器指令。

背景技术

存储器带宽和延迟是计算机系统中许多工作负载的性能瓶颈。提高计算机系统中的存储器效率可提高系统性能并降低能耗。缓存存储器可放大存储器带宽并减少有效存储器延迟。然而，缓存存储器的容量有限。

附图说明

随着以下详细描述的进行并参考附图，所要求保护的主题的实施例的特征将变得显而易见，其中，使用的相同编号描绘相同的部件，并且其中：

图1图示了指令格式的实施例；

图2图示了寻址字段的实施例；

图3是根据一些实施例的寄存器架构的框图；

图4A是图示了示例性有序管道和示例性寄存器重命名、乱序发布/执行管道的框图；

图4B是图示了处理器中包括的有序架构核的示例性实施例和示例性寄存器重命名、乱序发布/执行架构核的框图；

图5A是根据本发明的一些实施例的单个处理器核及其到管芯上互连网络的连接和二级(L2)缓存的本地子集的框图；

图5B是图5A中的处理器核的一部分的展开图；

图6是片上系统(SoC)的框图；

图7是根据本发明实施例的图6所示的SoC的一部分的框图，该部分包括集成存储器控制器单元中的压缩/解压缩引擎；

图8是VHWCOMPRESS指令在SoC中的操作的流程图；

图9A图示了未压缩相邻数据块；

图9B图示了对应于图9A所示的未压缩数据块的已压缩数据和相关联的元数据；

图10是VMOVRAWCOMPRESS指令在SoC中的操作的流程图；

图11是VWRCOMPRESS指令在SoC中的操作的流程图；

图12是VHWCOMPRESSSTORE指令在SoC中的操作的流程图；

图13是根据本发明实施例的图6所示的SoC的一部分的框图，该部分包括二级(L2)缓存控制器中的压缩/解压缩引擎；

图14是图6所示的SoC的框图；以及

图15是包括图6所示的SoC的系统的框图。

虽然将参考所要求保护的主题的说明性实施例继续进行以下的详细描述，但是它们的许多替代、修改、和变型对于本领域技术人员来说将是显而易见的。因此，期望所要求保护的主题被赋予较宽涵义，并且由所附权利要求限定。

具体实施方式

已知压缩存储器数据的存储器压缩技术。这些存储器压缩技术中的很多技术专注于压缩要存储在存储器中的数据，以增加有效存储器容量。这些技术要么需要操作系统(OS)消除碎片(这会产生性能开销)，要么可能会由于元数据访问开销而潜在地降低有效存储器带宽。将已压缩数据存储在缓存中有效扩展了缓存的大小并增加了缓存的有效带宽。