[发明专利]数字芯片的测试访问架构与测试访问方法

权利要求书

1.一种数字芯片的测试访问架构，其特征在于，包括：

由数字芯片内的所有模块划分的N个测试组；

其中，所述N个测试组的每一个测试组中包括多个测试模块，所述每一个测试组中的所述多个测试模块之间被配置为采用分布式测试访问机制进行测试；

所述N个测试组之间被配置为采用多路选择测试访问机制进行测试。

2.根据权利要求1所述的数字芯片的测试访问架构，其特征在于，每一个测试组中的测试模块之间的测试时间差值在设定时间范围内。

3.根据权利要求1所述的数字芯片的测试访问架构，其特征在于，所述N个测试组之间的触发器数量总和的差值在设定范围内。

4.根据权利要求1所述的数字芯片的测试访问架构，其特征在于，每一个测试组中的触发器数量总和范围在200万～250万。

5.根据权利要求1所述的数字芯片的测试访问架构，其特征在于，每一个测试组中至少两个测试模块之间存在连接关系。

6.根据权利要求1所述的数字芯片的测试访问架构，其特征在于，还包括：

用于传输测试激励数据的串行数据输入端口与串行数据输出端口，其中，所述串行数据输入端口和所述串行数据输出端口分别与所述N个测试组中的每一个测试组连接。

7.根据权利要求1所述的数字芯片的测试访问架构，其特征在于，每个测试组中还包括与每个测试模块相连接的并行数据输入端口和并行数据输出端口。

8.根据权利要求6所述的数字芯片的测试访问架构，其特征在于，还包括：

测试控制器，所述串行数据输入端口和所述串行数据输出端口分别与所述测试控制器连接，用于控制所述N个测试组的测试。

9.根据权利要求8所述的数字芯片的测试访问架构，其特征在于，所述测试控制器还被配置为根据预设时钟逻辑，以多路选择测试访问机制测试所述N个测试组，且对于未进行测试的测试组，关闭其对应的扫描时钟。

10.根据权利要求8所述的数字芯片的测试访问架构，其特征在于，所述测试控制器还被配置为根据预设测试模式，以分布式测试访问机制测试每一个测试组中的测试模块。

11.根据权利要求1-10任一项所述的数字芯片的测试访问架构，其特征在于，所述数字芯片为片上系统SoC芯片。

12.一种数字芯片的测试访问方法，其特征在于，所述测试访问方法应用于根据所述权利要求1-11任一项所述的数字芯片的测试访问架构，所述方法包括：

控制N个测试组执行多路选择测试访问机制的测试；以及

当执行所述N个测试组中的其中一个测试组的测试时，控制该测试组中的多个测试模块执行分布式测试访问机制的测试。

13.根据权利要求12所述的数字芯片的测试访问方法，其特征在于，所述控制N个测试组执行多路选择测试访问机制的测试包括：

根据预设时钟逻辑，以多路选择测试访问机制测试所述N个测试组，且对于未进行测试的测试组，关闭其对应的扫描时钟。

14.根据权利要求12所述的数字芯片的测试访问方法，其特征在于，所述控制该测试组中的多个测试模块执行分布式测试访问机制的测试包括：

根据预设测试模式，以分布式测试访问机制测试该测试组中的多个测试模块。

15.根据权利要求14所述的数字芯片的测试访问方法，其特征在于，所述预设测试模式包括：芯片工作模式、非实速测试模式、实速测试的扫描移位模式或实速测试的捕获模式中的至少一者。