[发明专利]一种基于6T-SRAM的分离的计算装置

说明书

本发明涉及一种基于6T‑SRAM的分离的计算装置，包括存算单元阵列，所述存算单元阵列包括矩阵式排列的存算单元；所述存算单元包括6T‑SRAM、管M7、管M8和电容；各存算单元中，管M7的栅极连接6T‑SRAM的权重存储点，管M7的第一极连接输入信号端，管M7的第二极连接电容的第一端和读位线RBL，电容的第二端接地，管M8的栅极连接控制信号端，管M8的第一极和第二极均连接读位线RBL；各列存算单元的读位线RBL共线连接。本发明提高了计算结果的准确性。

技术领域

本发明涉及存内计算技术领域，特别是涉及一种基于6T-SRAM的分离的计算装置。

背景技术

深度卷积神经网络（DCNNs）在人工智能等领域发展迅速，随着它的逐步发展，需要越来越多的考虑尺寸的大小、效率、能耗等方面的问题。传统的计算过程中，权重是在存储器和运算单元之间移动作用的，这不符合低功耗的要求。内存计算（IMC）对DCNN加速越来越有吸引力。传统的存算芯片多采用电压或者电平进行计算，并且单比特计算较多。

发明内容

本发明的目的是提供一种基于6T-SRAM的分离的计算装置，提高了计算结果的准确性。

为实现上述目的，本发明提供了如下方案：

一种基于6T-SRAM的分离的计算装置，包括存算单元阵列，所述存算单元阵列包括矩阵式排列的存算单元；所述存算单元包括6T-SRAM、管M7、管M8和电容；各存算单元中，管M7的栅极连接6T-SRAM的权重存储点，管M7的第一极连接输入信号端，管M7的第二极连接电容的第一端和读位线RBL，电容的第二端接地，管M8的栅极连接控制信号端，管M8的第一极和第二极均连接读位线RBL；各列存算单元的读位线RBL共线连接；

当存算单元进行计算时，控制信号端输入0，则管M8断开；当存算单元计算结束时，控制信号端输入1，则管M8导通，各列存算单元中电容中存储的电压通过对应的读位线RBL输出。

可选地，所述6T-SRAM包括管M1、管M2、管M3、管M4、管M5和管M6；管M1的第一极和管M2的第一极均与电源VDD连接，管M1的栅极分别与管M5的栅极、管M2的第二极、管M6的第一极和管M4的第一极连接，管M2的栅极分别与管M6的栅极、管M1的第二极、管M5的第一极和管M3的第一极连接，管M5的第二极和管M6的第二极连接，管M3的栅极和管M4的栅极均连接字线WL，管M3的第二极连接位线反BLB，管M4的第二极连接位线BL；管M1的第二极、管M5的第一极与管M3的第一极的共点连接处为权重存储点。

可选地，一种基于6T-SRAM的分离的计算装置还包括输入和控制模块，所述输入和控制模块用于为各行存算单元提供输入信号和控制信号。

可选地，一种基于6T-SRAM的分离的计算装置还包括字线驱动模块，所述字线驱动模块用于控制各行存算单元的字线。

可选地，一种基于6T-SRAM的分离的计算装置还包括位线驱动模块，所述位线驱动模块用于控制各列存算单元的位线和位线反。

可选地，一种基于6T-SRAM的分离的计算装置还包括乘累加读出计算模块，所述乘累加读出计算模块用于对各列存算单元对应的读位线RBL的输出进行模数转换后输出。

可选地，管M1和管M2均为PMOS管。

可选地，管M3、管M4、管M5、管M6、管M7和管M8均为NMOS管。

根据本发明提供的具体实施例，本发明公开了以下技术效果：

本发明通过控制信号控制管M8的断开和导通，实现计算和输出的分段控制，在不影响计算效率的情况下，使得各个计算之间不会产生干扰，提高了计算精确度。

附图说明