[发明专利]一种快速除法器及其运行方法

说明书

本申请公开了一种快速除法器及其运行方法，该快速除法器包括：获取模块，用于获取被除数数据和除数数据，并根据被除数数据和除数数据初始化临时结果值和迭代次数的序数；初始处理模块，用于确定被除数数据的第一有效位数和除数数据的第二有效位数；移位数确定模块，用于根据除法器最高位数、第一有效位数和第二有效位数确定最大左移位数；移位模块，用于根据最大左移位数将当前临时结果值进行左移，并将迭代次数的当前序数确定为最大左移位数；计算模块，用于根据当前临时结果值和迭代次数的当前序数利用对应除法器最高位数的不恢复余数算法进行计算。在计算结果依旧准确的情况下，计算周期明显缩短，耗时大幅减少，除法计算的效率有效提高。

技术领域

本发明涉及电子通信领域，特别涉及一种快速除法器及其运行方法。

背景技术

当前，除法计算性能是衡量嵌入式控制芯片的重要性能指标之一，同时嵌入式控制芯片在应用对算法实时性、芯片成本有较高的要求，目前嵌入式较多采用整型数进行实时除法运算，FPGA(Field Programmable Gate Array，现场可编程逻辑门阵列)通用整形除法器一般采用的除数算法包括恢复余数法和不恢复余数法。

其中，恢复余数法存在计算时周期较长且不固定的问题，这较大地制约了除法器运算性能；常用不恢复余数法适用于8位、16位、32位、64位整型计算，其计算周期的时钟个数固定对应上述整形位数中的某一个，而实际应用中除法数据的整型位数不固定或除法数据的有效位数较少时，使用不恢复余数法反而会延长该次除法运算的计算周期，降低了计算效率，尤其不利于大规模的除法运算。

因此，如何提供一种解决上述技术问题的方案是目前本领域技术人员需要解决的问题。

发明内容

有鉴于此，本发明的目的在于提供一种提高除法计算效率的快速除法器及其运行方法。其具体方案如下：

一种快速除法器，包括：

获取模块，用于获取被除数数据和除数数据，并根据所述被除数数据和所述除数数据，初始化临时结果值和迭代次数的序数；

初始处理模块，用于确定所述被除数数据的第一有效位数和所述除数数据的第二有效位数；

移位数确定模块，用于根据除法器最高位数、所述第一有效位数和所述第二有效位数确定最大左移位数；

移位模块，用于根据所述最大左移位数将当前临时结果值进行左移，并将所述迭代次数的当前序数确定为所述最大左移位数；

计算模块，用于根据当前临时结果值和所述迭代次数的当前序数，利用对应所述除法器最高位数的不恢复余数算法进行计算，以得到所述被除数数据和所述除数数据对应的商结果和余数结果。

优选的，所述初始处理模块包括：

第一处理单元，用于确定所述被除数数据对应的第一绝对值数据和所述除数数据对应的第二绝对值数据；

第二处理单元，用于确定所述第一绝对值数据对应的第一有效位数和所述第二绝对值数据对应的第二有效位数。

优选的，所述移位数确定模块包括：

比较单元，用于比较所述第一有效位数和所述第二有效位数的大小；

确定单元，用于当所述第一有效位数小于所述第二有效位数，将所述除法器最高位数作为所述最大左移位数，当所述第一有效位数不小于所述第二有效位数，将所述第一有效位数与所述第二有效位数相减的差值与所述除法器最高位数相加得到的和作为所述最大左移位数。

优选的，所述获取模块包括：

数据获取单元，用于获取被除数数据和除数数据；

初始化单元，用于根据所述被除数数据和所述除数数据，初始化临时结果值和迭代次数的序数；