[发明专利]一种放电电路

说明书

本发明提供一种放电电路，包括：放电单元、抗耦合单元和电源VDDI，所述放电单元包括：第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管和第三NMOS管；所述抗耦合单元包括：第三PMOS管、第四PMOS管、第五PMOS管、电容器和电流源。本申请通过所述抗耦合单元，能够在第二放电阶段中将放电单元的放电回路中的地端的电位快速拉高，避免地端的电位与其他电路中的正高压VPOS发生超BV的情况，消除电压击穿问题。

技术领域

本申请涉及小电流放电电路技术领域，具体涉及一种放电电路。

背景技术

请参考图1，图1是现有技术中的VNEG高压放电电路的示意图，VNEG高压放电电路一般分为三个阶段：高压阶段，第一放电阶段和第二放电阶段。

高压阶段，DISENNEG(N2管的栅极)置低电平，DISENNEGB(P1管和N1管的栅极)置高电平，P1管和N2管关断，N1管开通，N3管的栅极电荷通过N1管传输至VNEG端(负高压端)。

第一放电阶段，DISENNEG置高电平，DISENNEGB置低电平，P1管和N2管开通，N1管关断，待VNEG负高压端放电到一触发电压值(GND的电压值-N2管的导通压降VT)时，进入第二放电阶段。

第二放电阶段，DISENNEG置高电平，DISENNEGB置低电平，N1管截止，NN1节点被拉到GND A50电位，从而将VNEG负高压端放电到GNDA50的电位(地端电位)。

此电路缺陷在于：第二放电阶段中，VNEG负高压端与GND导通，VNEG负高压端会将GND A50的电位拉低，甚至会拉低到-0.9V及以下，导致GND A50地端与其他电路中的正高压VPOS存在超BV(高压击穿)的风险。

发明内容

本申请提供了一种放电电路，可以解决放电回路中地端的电位受干扰波动导致与其他电路中的正高压VPOS存在超BV风险的问题。

一方面，本申请实施例提供了一种放电电路，在高压阶段向外部的储能单元的负高压端释放电荷，并在放电阶段从所述储能单元的负高压端接收在高压阶段储存的电荷，所述放电电路包括：放电单元、抗耦合单元和电源VDDI，其中，

所述放电单元包括：第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管和第三NMOS管，其中，所述第一PMOS管、所述第二PMOS管和所述第一NMOS管依次串联，所述第二NMOS管和所述第三NMOS管串联，所述第三NMOS管的栅极连接所述第二PMOS管和所述第一NMOS管之间的串联节点，所述第一PMOS管的源极接所述电源VDDI，所述第二PMOS管的栅极接地端，所述第一NMOS管的源极以及所述第三NMOS管的源极均连接外部的储能单元的负高压端；

所述抗耦合单元包括：第三PMOS管、第四PMOS管、第五PMOS管、电容器和电流源，其中，所述第三PMOS管的源极、所述第四PMOS管的源极和所述第五PMOS管的源极均连接所述电源VDDI，所述第四PMOS管的漏极接所述电容器的一端，所述电容器的另一端和所述第三PMOS管的漏极连接至所述第二NMOS管的源极并接地端，所述第三PMOS管的栅极连接所述第四PMOS管与所述电容器之间的连接节点，所述第五PMOS管的漏极、所述第五PMOS管的栅极和所述第四PMOS管的栅极均连接所述电流源的一端，所述电流源的另一端接地端。

可选的，在所述放电电路中，高压阶段被配置为：所述第一PMOS管的栅极和所述第一NMOS管的栅极置高电平，以及所述第二NMOS管的栅极置低电平，其中，所述第一PMOS管和所述第二NMOS管关断，所述第一NMOS管开通，此时，所述第三NMOS管的栅极的电位等于外部的储能单元的负高压端的电位，所述第三NMOS管关断。