[发明专利]一种基于FIFO中断管理的方法

说明书

本申请提供一种基于FIFO中断管理的方法，所述方法包括如下步骤：获取若干FPGA内部或外部发送的中断请求，所述中断请求包括优先级信息和端口编号信息；确定与所述优先级信息对应的FIFO、以及与所述端口编号信息对应的同步化模块；每个所述中断请求配置有独立的所述同步化模块；同一优先级FIFO的各所述同步化模块采用相同的中断同步时钟；通过所述中断同步时钟同步化所述中断请求；将所述中断请求写入对应优先级的FIFO中；通过中断使能模块按优先级读出各FIFO中存储的中断请求对应的中断向量。本发明可实现FPGA内部或外部多个优先级、多中断管理功能，克服常见集成电路的中断丢失和中断覆盖的问题。

技术领域

本申请涉及中断管理方法技术领域，尤其涉及一种基于FIFO中断管理的方法。

背景技术

中断技术是集成电路中常用的重要技术，主要提高集成电路实时响应要求。实际应用中中断端口数量常不止一个，中断请求可能来自集成电路内部或外部，中断响应优先级有不同要求，各中断之间、各中断与集成电路之间同步关系不明确，上述情况对集成电路内部的中断管理提出较高要求。

现有特定用途集成电路(ASIC)、高级精简指令集处理器(ARM)、数字信号处理器(DSP)内部均设计有专门中断管理器，处理中断端口数量一般小于32个，优先级一般小于3级，并且只能在此最大值范围内配置数量和优先级，无法进行扩展。ASIC、ARM、DSP对于同一中断端口，如果当前中断请求等待响应期间，再发生一个及以上中断请求，专门中断管理器仅响应一次，且无法保存发生的中断请求次数。中断丢失和中断覆盖对于高准确性系统是无法接受。为此，本申请提出一种基于FIFO中断管理的方法。

发明内容

本申请的目的是针对以上问题，提供一种基于FIFO中断管理的方法。

本申请提供一种基于FIFO中断管理的方法，所述方法包括如下步骤：

获取若干FPGA内部或外部发送的中断请求，所述中断请求包括优先级信息和端口编号信息；

确定与所述优先级信息对应的FIFO、以及与所述端口编号信息对应的同步化模块；每个所述中断请求配置有独立的所述同步化模块；同一优先级FIFO的各所述同步化模块采用相同的中断同步时钟；

通过所述中断同步时钟同步化所述中断请求；

将所述中断请求写入对应优先级的FIFO中；

通过中断使能模块按优先级读出各FIFO中存储的中断请求对应的中断向量。

根据本申请某些实施例提供的技术方案，通过所述中断同步时钟同步化所述中断请求具体包括：

对所述中断请求进行两拍缓存；

对所述中断请求双边沿采集以确定所述中断请求的中断类型；所述中断类型包括高电平触发中断、低电平触发中断、上升沿触发中断和下降沿触发中断；

将所述中断请求转换为上升沿触发中断类型，所述中断请求高电平持续一个所述中断同步时钟宽度后变为低电平。

根据本申请某些实施例提供的技术方案，将所述中断请求写入对应优先级的FIFO中具体包括：

输出一个所述中断同步时钟脉冲宽度的高电平有效的中断请求信号至相应优先级FIFO的对应位；同一优先级FIFO的写入数据和读出数据位宽相同，均等于该优先级FIFO的中断端口数量。

根据本申请某些实施例提供的技术方案，每个FIFO具有一个标志信号位，所述标志信号位用于表征对应的FIFO中是否存储有有效的中断请求。

根据本申请某些实施例提供的技术方案，还包括：

判断当同一优先级FIFO中所有同步化模块输出的中断请求信号按位或的结果为1时，将对应FIFO的标志信号位置为高电平，否则，置为低电平。