[发明专利]半导体封装件

说明书

一种半导体封装件包括一可挠式载板、一第一晶片、一第二晶片、一第一模封层、一第一粘合层以及一第二模封层。可挠式载板包括一具有图案化增层线路且呈软性的可挠折层，以及结合于该可挠折层部分表面上的刚性层。可挠折层结合有刚性层的部位形成为一第一承载部及一第二承载部，而该第一承载部及该第二承载部间未结合有刚性层的该可挠折层形成为一第一可挠折部。第一晶片覆晶接置于第一承载部上，第二晶片覆晶接置于第二承载部上。第一模封层包覆第一晶片，第二模封层包覆第二晶片。第一粘合层结合第一模封层与第二承载部。

技术领域

本发明是有关于一种半导体封装件，且特别是有关于一种系统整合封装件的封装结构。

背景技术

科技日新月异，半导体晶片已广泛使用于日常生活中。而随着半导体工艺以及封装技术的演进，晶片的尺寸得以逐渐缩小，并且，由多个晶片或其他元件所组成的系统得以整合于单一封装之中，此即为“系统整合封装”(system in package,SIP)。于现有技术的各式系统整合封装件中，具有不同状态的封装结构，例如：二维式(2-dimension,2D)封装结构、二点五维式(2.5-dimension,2.5D)封装结构、层叠式(package on package,POP)封装结构以及三维式(3-dimenison,3D)封装结构，等等。

图1A及图1B分别为现有技术的二维式封装件1的封装结构的俯视示意图及剖面示意图。如图1A所示，二维式封装件1之中，以水平方向(沿着连接线AA’的方向)设置多个晶片14-1～14-5。换言之，晶片14-1～14-5位于同一平面，并设置于同一载板10上；晶片14-1～14-5并连同载板10一并设置于电路板15(例如：印刷电路板)上。

更进一步而言，如图1B(沿图1A中连接线AA’的剖面图)所示，晶片14-1及晶片14-2(连接线AA’的剖面未包括晶片14-3～14-5)通过锡球131设置于载板10上，而载板10设置于电路板15上。由于载板10必须同时承载晶片14-1～14-5(图1B仅图示出晶片14-1及晶片14-2)，载板10于水平方向必须具有较大的长度w1，因而导致二维式封装件1的封装体积过大。此外，为了将晶片14-1～14-5的讯号进行跨晶片传输，载板10的导电层11的各部分于水平方向的长度(特别是导电层11的一部分111的长度w2)亦须增加，而导致功耗上升。并且，由于同时承载两个以上的晶片14-1～14-5，载板10容易产生翘曲而导致合格率下降。上述为现有技术的二维式封装件1的技术问题。

图2A及图2B分别为现有技术的二点五维式封装件2的封装结构的俯视示意图及剖面示意图。如图2A所示，二点五维式封装件2还设置一硅中介层16以增加整体的刚性，其设置于晶片14-1～14-5与载板10之间。

更进一步而言，如图2B(沿图2A中连接线AA’的剖面图)所示，硅中介层16设置于晶片14-1及晶片14-2(连接线AA’的剖面未包括晶片14-3～14-5)与载板10之间，并包括多个导电柱17。

晶片14-1与晶片14-2通过锡球132设置于硅中介层16上，并电性连接于导电柱17，进而转接至载板10。通过硅中介层16的转接，能够放大晶片14-1与晶片14-2的电性连接垫(pad)的等效面积，例如：将晶片14-2的电性连接垫142的宽度w3等效放大至宽度w4。然而，额外设置硅中介层16将导致额外的材料成本及封装工序，此为现有技术的二点五维式封装件2的技术问题。

图3A及图3B分别为现有技术的层叠式封装件3的封装结构的俯视示意图及剖面示意图。如图3A所示，层叠式封装件3包括两个载板10与18，并以垂直方向设置多个晶片14-1～14-3。其中，晶片14-2与14-3层叠设置于载板18上；而晶片14-1则设置于载板10上，并位于载板18下方。