[发明专利]快速加载装置和数据高速缓存方法

说明书

本发明提供了一种快速加载装置。快速加载装置包括第一地址产生单元、压缩电路、第二地址产生单元、虚拟标记数组和比较电路。第一地址产生单元根据加载指令产生虚拟地址。压缩电路根据虚拟地址的高位部分产生目标哈希值。第二地址产生单元根据加载指令产生虚拟地址的低位部分。虚拟标记数组取得低位部分，以从虚拟标记数组选出一组存储器单元。第一比较电路比较目标哈希值和上述组存储器单元的每一存储器单元存储的哈希值，且当第一比较电路产生虚拟标记非命中信号时，第一比较电路将虚拟标记非命中信号传送给保留站。

技术领域

本发明的实施例主要有关于高速缓存技术，特别有关于配置虚拟标记数组于存储器排序缓冲器(memory order buffer，MOB)电路，以及当虚拟标记非命中(virtual tagmiss)时，预先通知保留站(reservation station，RS)的高速缓存技术。

背景技术

在现今的处理器中，一级高速缓存(first level cache，L1 cache)在存储器访问(access)中扮演了重要的角色。一级高速缓存往往位于流水线(pipeline)的前端，因此在一级高速缓存进行数据的高速缓存时希望有较低的延迟。

然而，在传统处理器之中，当高速缓存非命中(cache miss)时，往往需要重新执行(replay)。重新执行所付出的代价是相当大的，特别是发生在具有非常多管线级的微处理器中。首先，存储(store)指令可能依附于其他指令，因此，加载(load)指令在被重新执行之前可能要等待很多频率周期。若加载指令在重新执行前须等待的频率周期愈多，则处理加载指令所造成的效能损失(penalty)也就愈严重。

此外，当加载指令需要被重新执行时，加载指令必须藉由相关管线级(relevantpipeline stages)而被再次传回(pass back again)以重新发布，因此花费更多频率周期。若加载指令需要藉由愈多的流水线级才能将加载指令传回，以处理加载指令的频率周期数来看，则效能损失也就愈严重。

因此，当高速缓存非命中(cache miss)发生时，如何更有效率地处理加载指令，将是值得探讨的课题。

发明内容

有鉴于上述先前技术的问题，本发明的实施例提供了一种快速加载装置和数据高速缓存方法。

根据本发明的一实施例提供了一种快速加载装置。快速加载装置包括保留站、存储器排序缓冲器电路。保留站用以输出加载指令。存储器排序缓冲器电路，耦接保留站。存储器排序缓冲器电路包括第一地址产生单元、压缩电路、第二地址产生单元、虚拟标记数组和比较电路。第一地址产生单元根据从保留站接收到的上述加载指令产生虚拟地址。压缩电路耦接第一地址产生单元。压缩电路从第一地址产生单元取得虚拟地址的高位部分，并根据高位部分产生目标哈希值。第二地址产生单元根据加载指令产生虚拟地址的低位部分。虚拟标记数组耦接第二地址产生单元。虚拟标记数组从第二地址产生单元取得低位部分，以从虚拟标记数组选出一组存储器单元。第一比较电路耦接压缩电路和虚拟标记数组。第一比较电路比较目标哈希值和上述组存储器单元的每一存储器单元存储的哈希值，以产生虚拟标记命中信号或虚拟标记非命中信号。当第一比较电路产生虚拟标记非命中信号时，第一比较电路将虚拟标记非命中信号传送给保留站，以指示保留站保留对应加载指令的相关信息。