[发明专利]一种多独立栅场效应管、制备方法及集成电路

说明书

本发明公开了一种多独立栅场效应管及其制备方法，其中，所述多独立栅场效应管包括：设置在绝缘衬底上的源极，漏极，沟道区和栅极结构；所述沟道区连接所述源极和所述漏极；所述栅极结构包括层叠设置的栅介质层和栅电极层；所述栅电极层包括两个以上，互不相交的碳纳米管栅电极。本申请提供的多独立栅场效应管显著提高了微缩能力或集成度能力，为超大规模集成电路中的高密度器件集成提供了一种灵活高效的新型场效应管器件设计。

技术领域

本申请涉及半导体技术领域，尤其涉及一种多独立栅场效应管、制备方法及集成电路。

背景技术

摩尔定律要求集成电路集成度不断提高。器件微缩是传统硅基互补式场效应管(CMOS)集成电路提高集成度的主要手段。而短沟道效应是限制传统硅基平面器件微缩极限的关键因素。为了克服短沟道效应，目前常使用环栅场效应管，包括叠纳米片场效应管与纳米线场效应管，是5纳米工艺节点大规模集成电路的技术路径之一。与商用硅基平面场效应管、绝缘体上硅场效应管与鳍式场效应管相比，环栅场效应管具备更强的栅控能力，从而提升了器件的短沟道效应抑制能力，可用于实现5纳米及以下工艺节点中的器件与逻辑电路。

然而，环栅硅基场效应管的栅极图案化需采用光刻工艺，其物理栅长受到光刻工艺限制，很难实现小于10纳米的物理栅长。另外，在传统CMOS集成电路架构中，X输入的组合逻辑单元由2X个场效应管构成，环栅场效应管沿用了CMOS架构，其逻辑电路场效应管数量受到CMOS架构的限制，无法通过减少电路所需的场效应管数量来提高集成度。

发明内容

本发明提供了一种多独立栅场效应管、制备方法及集成电路，以解决或者部分解决由于光刻工艺的限制，场效应管的物理栅长无法进一步减小，导致其集成度提高能力受限的技术问题。

为解决上述技术问题，根据本发明一个可选的实施例，提供了一种多独立栅场效应管，包括：

设置在绝缘衬底上的源极，漏极，沟道区和栅极结构；所述沟道区连接所述源极和所述漏极；所述栅极结构包括层叠设置的栅介质层和栅电极层；所述栅电极层包括两个以上，互不相交的碳纳米管栅电极。

可选的，所述沟道区设置在所述绝缘衬底上，所述栅介质层位于所述沟道区与所述栅电极层之间。

进一步的，所述场效应管还包括：

设置在所述栅极结构上的第一掩膜层；

覆盖所述第一掩膜层以及所述源极，所述漏极设置的第一钝化层；

其中，所述第一掩膜层中设置有导通所述碳纳米管栅电极的第一栅金属连接；所述第一钝化层中设置有连接所述源极的第一源极引出电极，连接所述漏极的第一漏极引出电极以及连接所述第一栅金属连接的第一栅极引出电极。

可选的，所述栅介质层位于所述绝缘衬底与所述沟道区之间；所述栅电极层位于所述绝缘衬底与所述栅介质层之间。

进一步的，所述场效应管还包括：

设置在所述沟道区上的第二掩膜层；

覆盖所述第二掩膜层以及所述源极，所述漏极设置的第二钝化层；

其中，所述第二掩膜层和所述栅介质层中设置有导通所述碳纳米管栅电极的第二栅金属连接；所述第二钝化层中设置有连接所述源极的第二源极引出电极，连接所述漏极的第二漏极引出电极以及连接所述第二栅金属连接的第二栅极引出电极。

可选的，所述沟道区为半导体型碳纳米管沟道区。

基于相同的发明构思，根据本发明另一个可选的实施例，提供了一种多独立栅场效应管的制备方法，法包括：

在绝缘衬底上形成层叠的源极，漏极，沟道区和栅极结构；