[发明专利]存算一体单元及逻辑功能可重构的存算一体电路

权利要求书

1.一种两输入单输出的存算一体单元，其特征在于，包括：两个输入STT-MTJ以及一个输出STT-MTJ，其中，

两个所述输入STT-MTJ的自由层侧作为电压输入端，连接操作电压的正端；

两个所述输入STT-MTJ的参考层侧与所述输出STT-MTJ的参考层侧连接；

所述输出STT-MTJ的自由层侧作为接地端，连接操作电压的负端；

或者，两个所述输入STT-MTJ的参考层侧作为电压输入端，连接操作电压的正端；

两个所述输入STT-MTJ的自由层侧与所述输出STT-MTJ的自由层侧连接；

所述输出STT-MTJ的参考层侧作为接地端，连接操作电压的负端。

2.根据权利要求1所述的两输入单输出的存算一体单元，其特征在于，所述两输入单输出的存算一体单元，用于实现“与非”、“或非”、“与”和“或”四种逻辑，

若所述输出STT-MTJ的初始化值为0，电压输入端与接地端之间施加的操作电压介于0.0731V～0.0908V，且两个所述输入STT-MTJ与所述输出STT-MTJ的关键尺寸比例为1:1:1，所述两输入单输出的存算一体单元实现“与非”逻辑；

若所述输出STT-MTJ的初始化值为0，电压输入端与接地端之间施加的操作电压介于0.0650V～0.0730V，且两个所述输入STT-MTJ与所述输出STT-MTJ的关键尺寸比例为1:1:1，所述两输入单输出的存算一体单元实现“或非”逻辑；

若所述输出STT-MTJ的初始化值为1，电压输入端与接地端之间施加的操作电压介于-0.202V～0.195V，且两个所述输入STT-MTJ与所述输出STT-MTJ的关键尺寸比例为1:1:0.5，所述两输入单输出的存算一体单元实现“与”逻辑；

若所述输出STT-MTJ的初始化值为1，电压输入端与接地端之间施加的操作电压介于-0.211V～0.205V，且两个所述输入STT-MTJ与所述输出STT-MTJ的关键尺寸比例为1:1:0.7，所述两输入单输出的存算一体单元实现“或”逻辑。

3.一种逻辑功能可重构的存算一体电路，其特征在于，包括：

输入级，包括2^N个STT-MTJ，每个STT-MTJ分别存储1比特的数据；

N级输出级，其中第1级输出级包括2^N-1个STT-MTJ，之后的各级输出级满足：后一级输出级所包括的STT-MTJ的个数均为其前一级输出级所包括的STT-MTJ的个数的一半，直至第N级输出级仅包括一个STT-MTJ；

多个开关，所述多个开关设置于所述输入级与所述第1级输出级之间以及各级输出级之间，用于配置所述输入级与所述第1级输出级中的STT-MTJ之间的连接方式以及各级输出级中的STT-MTJ之间的连接方式；

所述输入级中每两个STT-MTJ为一组，与所述第1级输出级中一个STT-MTJ一一对应，通过配置所述输入级与所述第1级输出级之间的开关，构成2^N-1个两输入单输出的存算一体单元，所述输入级中两个STT-MTJ作为两个输入STT-MTJ，所述第1级输出级中一个STT-MTJ作为输出STT-MTJ，两个所述输入STT-MTJ的自由层侧作为电压输入端，连接操作电压的正端；两个所述输入STT-MTJ的参考层侧与所述输出STT-MTJ的参考层侧连接；所述输出STT-MTJ的自由层侧作为接地端，连接操作电压的负端；或者，两个所述输入STT-MTJ的参考层侧作为电压输入端，连接操作电压的正端；两个所述输入STT-MTJ的自由层侧与所述输出STT-MTJ的自由层侧连接；所述输出STT-MTJ的参考层侧作为接地端，连接操作电压的负端；

所述N级输出级中，前一级输出级中每两个STT-MTJ为一组，与后一级输出级中一个STT-MTJ一一对应，通过配置前一级输出级与后一级输出级之间的开关，构成与后一级输出级中STT-MTJ数量相等的两输入单输出的存算一体单元，前一级输出级中两个STT-MTJ作为两个输入STT-MTJ，后一级输出级中一个STT-MTJ作为输出STT-MTJ，两个所述输入STT-MTJ的自由层侧作为电压输入端，连接操作电压的正端；两个所述输入STT-MTJ的参考层侧与所述输出STT-MTJ的参考层侧连接；所述输出STT-MTJ的自由层侧作为接地端，连接操作电压的负端；或者，两个所述输入STT-MTJ的参考层侧作为电压输入端，连接操作电压的正端；两个所述输入STT-MTJ的自由层侧与所述输出STT-MTJ的自由层侧连接；所述输出STT-MTJ的参考层侧作为接地端，连接操作电压的负端。