[发明专利]一种基于FPGA的实时边缘检测系统

权利要求书

1.一种基于FPGA的实时边缘检测系统，其特征包括：OV5640摄像头模块、OV5640图像获取模块、OV5640配置模块、图像处理模块、Axi4流视频输入模块、可变地址多址模块、Axi4流视频输出模块、数字视频接口模块、视频时间控制模块、动态时钟模块、Axi智能互联模块、HP接口、Axi互联模块、GP接口、HDMI接口、DDR3；其中，所述图像处理模块包括：中值滤波模块、Sobel边缘检测模块、腐蚀膨胀模块；

所述动态时钟模块用于产生全局时钟以控制其余模块，并产生五倍于全局时钟频率的像素时钟以控制数字视频接口模块；

在所述全局时钟的控制下，所述Ov5640配置模块用于配置Ov5640摄像头的初始化状态；

所述Ov5640摄像头实时采集图像数据并将该数据传输至Ov5640图像获取模块；

所述Ov5640图像获取模块将所接收到的图像数据进行数据位宽的处理，并将处理后的图像数据传输至图像处理模块；

所述图像处理模块接收所述图像数据，并利用中值滤波模块、Sobel边缘检测模块、腐蚀膨胀模块分别依次进行中值滤波、Sobel边缘检测、腐蚀膨胀操作，得到处理后的图像数据并传输到Axi4流视频输入模块；

所述Axi4流视频输入模块接收所述处理后的图像数据，并转换成Axi4流格式的数据后传输至可变地址多址模块中；

所述可变地址多址模块通过Axi4智能互联模块与HP端口连接，用于高速访问DDR3；同时，所述可变地址多址模块将Axi4流格式的图像数据通过写通道转换成Axi4内存映射格式的图像数据并存储在DDR3中；并从所述DDR3中读取Axi4内存映射格式的图像数据再转换为Axi4流格式的图像数据后传输给所述Axi4流视频输出模块；

在所述全局时钟的控制下，所述视频时间控制模块产生工作时钟；

所述Axi4流视频输出模块在所述工作时钟的控制下，将所接收的Axi4流格式的图像数据转换成视频数据格式的图像数据后发送给数字视频接口模块；

在所述像素时钟的控制下，所述数字视频接口模块将所接收到的视频数据格式的图像数据转换成RGB888数据格式的图像数据并传输至HDMI接口；

所述HDMI接口用于将RGB888数据格式的图像数据显示到外接的显示屏上；

所述GP接口用于所述Axi互联模块与外设配置接口的互联，从而依据外设配置接口所连接的显示屏参数对所述动态时钟模块的全局时钟、视频时间控制模块的工作时钟、可变地址多址模块的初始化参数进行配置。