[发明专利]像素电路

说明书

本申请公开一种像素电路，其包括开关电路、存储电路、驱动电路及下拉电路。开关电路配置为根据第一栅极驱动信号将第一电源信号和第二电源信号提供给存储电路。所述存储电路配置为响应于第一电源信号和第二电源信号的一者将第一数据信号和第二数据信号的一相应者提供至第一节点。驱动电路配置为根据第二栅极驱动信号将所述第一节点的电压信号写入至像素电极。本申请的像素电路的电路结构较为简单，所使用的晶体管数量少，因此占用面积较小，有利于实现高分辨率的显示装置。

技术领域

本申请涉及显示驱动技术领域，更具体地说，涉及一种像素电路。

背景技术

像素存储(Memory In Pixel，MIP)设计是把控制像素显示的灰阶信号存储在像素中的一种设计。以往像素设计靠存储电容(Cst)维持像素显示的灰阶电压。即使显示相同的画面，每一帧均需要刷新，亦即，给像素重新充电。采用MIP设计的像素，可把控制像素显示的灰阶信号存储在像素中。当显示装置显示的图像为静止图像时，亦即，像素显的不灰阶不变，则可以不用刷新，源极驱动电路可以停止输出数据信号，并通过该像素电路来保持像素电极的数据电压，从而可以达到降低显示装置功耗的效果。

习知采用MIP技术的显示装置，其像素电路是使用锁相回路来存储像素电极的数据电压。然而，锁相回路的结构较为复杂，其所包含的晶体管的数量多，导致占用面积较大，以至于不利于实现高分辨率的显示装置。

发明内容

本申请提供一种像素电路，以解决习知技术中的像素电路结构复杂，占用面积较大的问题。

为了解决上述问题，本申请的一个方案提供一种像素电路，其包括开关电路、存储电路、驱动电路及下拉电路。开关电路配置为接收第一栅极驱动信号、第一电源信号和第二电源信号。存储电路与所述开关电路连接，且配置为接收第一数据信号和第二数据信号。驱动电路与所述存储电路于第一节点连接，并与像素电极连接。下拉电路连接所述第一节点，且配置为根据控制信号将所述第一节点的电压信号下拉至低电平。所述开关电路配置为根据所述第一栅极驱动信号将所述第一电源信号和所述第二电源信号提供给所述存储电路，所述存储电路配置为响应于所述第一电源信号和所述第二电源信号的一者将所述第一数据信号和所述第二数据信号的一相应者提供至所述第一节点，所述驱动电路配置为根据第二栅极驱动信号将所述第一节点的电压信号写入至所述像素电极。

在一些实施例中，所述下拉电路配置为响应所述第一节点的电压信号由所述第一数据信号切换至所述第二数据信号或者是由所述第二数据信号切换至所述第一数据信号时，根据所述控制信号将所述第一节点的电压信号下拉至低电平信号的电位。

在一些实施例中，所述开关电路包括第一晶体管和第二晶体管。所述第一晶体管的栅极接收所述第一栅极驱动信号，所述第一晶体管的第一极接收所述第一电源信号，且所述第一晶体管的第二极与所述存储电路连接。所述第二晶体管的栅极接收所述第一栅极驱动信号，所述第二晶体管的第一极接收所述第二电源信号，且所述第二晶体管的第二极与所述存储电路连接。

在一些实施例中，所述存储电路包括第三晶体管和第四晶体管。所述第三晶体管的栅极连接所述开关电路，所述第三晶体管的第一极接收所述第一数据信号，且所述第三晶体管的第二极与所述第一节点连接。所述第四晶体管的栅极连接所述开关电路，所述第四晶体管的第一极接收所述第二数据信号，且所述第四晶体管的第二极与所述第一节点连接。

在一些实施例中，所述第三晶体管和所述第四晶体管均为悬浮栅晶体管。

在一些实施例中，所述驱动电路包括第五晶体管。所述第五晶体管的栅极接收所述第二栅极驱动信号，所述第五晶体管的第一极与所述第一节点连接，所述第五晶体管的第二极与所述像素电极连接。

在一些实施例中，所述下拉电路包括第六晶体管。所述第六晶体管的栅极接收所述控制信号，所述第六晶体管的第一极与所述第一节点连接，所述第六晶体管的第二极接收低电平信号。