[发明专利]一种深度可分离卷积电路

说明书

本发明涉及一种深度可分离卷积电路，该电路包括存内计算阵列的电压输出端、源极跟随器、开关SW1、开关SW2、开关SW3、开关SW4、开关SW5、开关SW6、开关SW7、开关SW8、电容C1、电容C2、电容C3、电容C4、电容C1’、电容C2’、电容C3’和电容C4’；通过源极跟随器复制存内计算阵列的电压输出端的4bit电压信号，4bit电压信号分别输入四对互补的电容，通过开关控制互补的电容的充电和均压，在一次计算中完成了两层神经网络的运算，提升了运算效率，同时对面积和延时并没有产生明显的增加。

技术领域

本发明涉及存内计算技术领域，特别是涉及一种深度可分离卷积电路。

背景技术

深度可分离卷积可以低成本的增加神经网络中的参数量，提升识别精度。目前深度可分离卷积在神经网络的搭建中已经得到了广泛的应用。但是如果存内计算目前要实现这样的计算，需要付出改写权重或者额外的阵列这样不必要的代价，且效率极低。

发明内容

本发明的目的是提供一种深度可分离卷积电路，在一次计算中完成了两层神经网络的运算，提升了计算效率。

为实现上述目的，本发明提供了如下方案：

一种深度可分离卷积电路，包括存内计算阵列的电压输出端、源极跟随器、开关SW1、开关SW2、开关SW3、开关SW4、开关SW5、开关SW6、开关SW7、开关SW8、电容C1、电容C2、电容C3、电容C4、电容C1’、电容C2’、电容C3’和电容C4’；

所述源极跟随器的输入端连接所述存内计算阵列的电压输出端，所述源极跟随器的输出端分别连接所述开关SW1的一端、所述开关SW2的一端、所述开关SW3的一端和所述开关SW4的一端，所述开关SW1的另一端连接所述电容C1的一端，所述电容C1的另一端连接所述开关SW5的一端，所述开关SW5的另一端连接所述电容C1’的一端，所述开关SW2的另一端连接所述电容C2的一端，所述电容C2的另一端连接所述开关SW6的一端，所述开关SW6的另一端连接所述电容C2’的一端，所述开关SW3的另一端连接所述电容C3的一端，所述电容C3的另一端连接所述开关SW7的一端，所述开关SW7的另一端连接所述电容C3’的一端，所述开关SW4的另一端连接所述电容C4的一端，所述电容C4的另一端连接所述开关SW8的一端，所述开关SW8的另一端连接所述电容C4’的一端，所述电容C1’的另一端、所述电容C2’的另一端、所述电容C3’的另一端和所述电容C4’的另一端均与计算输出端连接；

所述电容C1与所述电容C1’的电容量之和、所述电容C2与所述电容C2’的电容量之和、所述电容C3与所述电容C3’的电容量之和以及所述电容C4与所述电容C4’的电容量之和相等；

所述电容C1’的电容量、所述电容C2’的电容量、所述电容C3’的电容量和所述电容C4’的电容量均不相同；

所述源极跟随器输出端的电压信号等于所述源极跟随器输入端的电压信号；所述源极跟随器输出端的电压信号为4比特电压信号；

所述深度可分离卷积电路的计算过程包括第一计算阶段和第二计算阶段；

当第一计算阶段时，所述源极跟随器输出端的电压信号从高到低依次输入所述开关SW1、所述开关SW2、所述开关SW3和所述开关SW4时，若所述开关SW1对应的开关控制信号为1，则所述开关SW1闭合，若所述开关SW2对应的开关控制信号为1，则所述开关SW2闭合，若所述开关SW3对应的开关控制信号为1，则所述开关SW3闭合，若所述开关SW4对应的开关控制信号为1，则所述开关SW4闭合，所述开关SW5、所述开关SW6、所述开关SW7和所述开关SW8均闭合；

当第二计算阶段时，所述开关SW1、所述开关SW2、所述开关SW3、所述开关SW4、所述开关SW5、所述开关SW6、所述开关SW7和所述开关SW8均断开，所述电容C1’、所述电容C2’、所述电容C3’和所述电容C4’均压后的电压信号作为结算结果。