[发明专利]半导体器件及其制作方法

说明书

本发明涉及半导体技术领域，提供一种半导体器件及其制作方法。所述半导体器件包括栅电极、源电极和漏电极，还包括：浅槽隔离结构，所述浅槽隔离结构包括第一隔离部和第二隔离部，所述第二隔离部与所述第一隔离部契合；所述第二隔离部用于阻碍所述半导体器件内寄生沟道的形成。本发明在浅槽隔离区域设置相契合的第一隔离部和第二隔离部，通过第二隔离部将寄生沟道延伸至浅槽隔离区域内，减缓或阻断寄生沟道内电荷的流动，减少因浅槽隔离区域陷阱电荷影响而导致的泄漏电流。

技术领域

本发明涉及半导体技术领域，具体地涉及一种半导体器件以及一种半导体器件的制作方法。

背景技术

目前硅基芯片在产业与应用中占据主导地位，由于产业发展对电子仪器的精密度、集成度和可靠性提出了更高的要求，因此纳米级半导体器件应用广泛。其中，硅基MOS器件是构成集成电路（芯片）的主要器件之一。

现有的MOS器件容易产生，采用浅槽隔离技术来实现隔离，减小MOS器件的表面积。但是，在辐照条件下NMOS器件的氧化层中引入氧化物陷阱电荷，当NMOS器件两侧的浅槽隔离（shallow trench isolation，简称STI）区域积累足够多的陷阱正电荷后，其库仑作用会导致沟宽方向沟道与STI结构界面处积累电子，从而生成寄生沟道，导致NMOS器件在未开启状态下泄漏电流的增加，影响器件的开关特性，从而增加芯片的静态功耗、降低寿命。由于纳米级MOS器件的沟道愈窄更易开启寄生晶体管，泄漏电流成为纳米级MOS器件退化的重要因素。

发明内容

本发明的目的是提供一种半导体器件及其制作方法，以降低半导体器件的泄漏电流。

为了实现上述目的，本发明一方面提供一种半导体器件，包括栅电极、源电极和漏电极，还包括：浅槽隔离结构，所述浅槽隔离结构包括第一隔离部和第二隔离部，所述第二隔离部与所述第一隔离部契合；所述第二隔离部用于阻碍所述半导体器件内寄生沟道的形成。

进一步地，所述第二隔离部设置于所述半导体器件的沿沟宽方向的沟道与所述浅槽隔离结构的界面处。

进一步地，所述第二隔离部的深度小于所述第一隔离部的深度，所述第二隔离部的宽度小于所述第一隔离部的宽度。

进一步地，所述第一隔离部为凹槽，所述第二隔离部为凸台，所述凹槽与所述凸台相契合。

进一步地，作为所述第一隔离部的凹槽内填充有SiO₂，作为所述第二隔离部的凸台材料为Si（111）。

进一步地，所述浅槽隔离结构设置有多个第二隔离部，所述多个第二隔离部位于所述栅电极在所述浅槽隔离结构的投影范围内。

进一步地，所述栅电极与所述源电极之间的间隙区域以及所述栅电极与所述漏电极之间的间隙区域覆盖钝化层。

本发明另一方面提供一种半导体器件的制作方法，所述半导体器件为上述的半导体器件，所述方法包括：

采用浅槽隔离工艺在硅基衬底上刻蚀出第一隔离部和第二隔离部形成浅槽隔离结构；

在硅基衬底的除浅槽隔离结构之外的区域制作栅电极、源电极和漏电极。

进一步地，所述采用浅槽隔离工艺在硅基衬底上刻蚀出第一隔离部和第二隔离部形成浅槽隔离结构，包括：

在硅基衬底上生长氧化物缓冲层；

在所述氧化物缓冲层上淀积氮化物保护层；

利用掩膜版刻蚀出凹槽作为第一隔离部和凸台作为第二隔离部；

在作为第一隔离部的凹槽内填充氧化物；

去除硅基衬底表面的氮化物保护层和氧化物缓冲层，形成表面平整的浅槽隔离结构。