[发明专利]超结器件及其制造方法

说明书

本发明公开了一种超结器件，超结器件的位于有源区中的结构包括：平面栅结构，形成在各第一导电类型柱的顶部，原胞中的平面栅结构呈分栅结构；第二阱区，由以平面栅结构的第一侧面为自对准条件的第二导电类型的离子注入区经过退火处理后组成；第二阱区在退火处理的作用下横向扩散到平面栅结构的底部区域；沟道区由被平面栅结构覆盖第二阱区组成，第二阱区和平面栅结构之间的自对准结构用于提高器件的一致性。本发明还公开了一种超结器件的制造方法。本发明能提高器件的一致性，还能降低Cgd。

技术领域

本发明涉及半导体集成电路制造领域，特别是涉及一种超结(super junction)器件；本发明还涉及一种超结器件的制造方法。

背景技术

现有超结器件包括电流流动区即有源区，过渡区和终端区；在电流流动区中形成有超结结构，超结结构由交替排列的P型柱和N型柱即P-N型柱组成。以条状的P-N型柱的结构为例，每个N型柱的上方有一个平面栅结构，该平面栅结构可以部分覆盖周边的P型柱，也可以不覆盖，每个P型柱的上方有一个P型阱(Pwell)，在P型阱里有一个N+源区，有一个接触孔，源极金属通过接触孔与源区相连，源极金属的接触孔通过经过一个高浓度的P+接触区与P区相连。在过渡区中，有一个P型环，P型环覆盖1个到多个P型柱，P型环可以是与P型阱同样的工艺完成，在P型环中也有一个高浓度的P+接触区，P型环中的P+接触区和电流流动区中的P+接触区的形成工艺一致，浓度和结深也一样。

上述的器件结构中，平面栅结构下面P型阱的宽度实际上就是器件的沟道长度，沟道长度的大小影响器件的导通电阻和开关特性。在平面栅结构底部的P型阱之间的的N型区域中，一般会为了降低导通电阻而注入有N型杂质并形成抗JFET区，这个抗JFET区的宽度会直接影响器件的反向传输电容(Crss)，Crss由栅漏电容(Cgd)组成，Cgd也为米勒(Miller)电容。

在现有技术中，一般Pwell在P型柱形成之后或之前形成，首先通过光刻定义好过渡区的P型环的形成区域，P型环的宽度为1微米～50微米，同时定义好电流流动区的P型阱的形成区域；之后通过离子注入工艺注入P型杂质，如B，或者BF2，这样就形成了P型阱。

之后形成介质保护环，包括：形成介质保护环的介质膜即G-field介质膜，对G-field介质膜进行光刻和刻蚀使G-field介质膜仅覆盖在过渡区和终端区表面，有源区表面的G-field介质膜则被全部除去掉，从而形成环绕有源区的介质保护环。

之后形成平面栅结构，包括形成栅氧化膜和多晶硅栅，并通过栅极光刻和刻蚀在有源区定义出栅极的区域，并在过渡区上定义出栅极纵向(Bus)，并在终端区域定义出栅极区域或者在终端区没有栅极区域。

平面栅结构形成后，有源区中，P型阱和平面栅结构相交叠的区域就组成沟道区，沟道区的长度实际上受到P型阱的光刻和刻蚀形成的P型区域的尺寸，还有位置的影响即光刻套刻精度的影响，也受到多晶硅栅光刻和刻蚀形成的有源区多晶硅栅的尺寸的影响以及位置的影响。因此现有方法形成的沟道区的长度即沟道长度的一致性就比较差，同样沟道区之间的抗JFET区域的宽度一致性也比较差，这样不仅影响了器件的导通电阻、阈值电压的一致性，也影响了器件Cgd，栅源电容(Cgs)的一致性，其中Cgd包括由平面栅结构对沟道区之间的抗JFET区域的覆盖形成的电容，Cgd则包括由平面栅结构对沟道区覆盖形成的电容。

现结合附图1对现有超结器件做如下说明：

如图1所示，是现有超结器件的结构示意图；图1中仅显示了有源区的剖面结构，以N型超结MOSFET为例，现有超结器件包括：

在所述半导体衬底101中形成有超结结构，所述超结结构由多个N型柱和P型柱103交替排列形成，超结单元由一个所述N型柱和相邻的一个所述P型柱103组成。

通常，所述半导体衬底101包括硅衬底。通常，在所述半导体衬底101的表面形成有N型外延层102，所述N型柱由所述P型柱103之间的所述N型外延层102组成。