[发明专利]封装结构及制作方法

说明书

本发明提供一种封装结构及制作方法，包括：电性连接的下部封装体和上部封装体；下部封装体包括预制互联硅芯堆叠结构和围绕预制互联硅芯堆叠结构周边的第一塑封层；预制互联硅芯堆叠结构包括硅互联层，硅互联层包括相背的第一表面和第二表面；第一表面上层叠后道重布线堆叠层和第一预制重布线堆叠层，后道重布线堆叠层和第一预制重布线堆叠层电性连接；第二表面上设置钝化层；硅互联层包括硅基板和嵌设于硅基板内的若干硅通孔中的若干第一预制导通柱，每一第一预制导通柱包括相对的第一端和第二端，第一端自第一表面露出，且第二端自钝化层远离第二表面的一侧露出；上部封装体设置于第一预制重布线堆叠层上方，且与第一预制重布线堆叠层电性连接。

技术领域

本发明属于半导体封装技术领域，特别关于一种封装结构及制作方法。

背景技术

高速运算和人工智能的快速发展，对半导体芯片、封装体的封装提出更高的要求，特别是对封装基板提出了更高的要求，通常需要封装基板具有更窄的线宽/线距、更好的电压降控制。而传统的层压基板布线的线宽/线距通常在15um/15um左右，已经越来越不能满足应用于高速运算和人工智能的电子元器件所需要的高密度封装的需求。

另外，传统的层压基板技术在1)堆叠介电材料的供应；2)制造周期；3)小于10um的线宽距布线以及埋入芯片的良率控制；4)基板厚度和硬度之间的平衡等方面均存在较大的困难。

因此，需要提出一种新的封装结构及制备方法，克服传统的层压基板因厚度、线宽线距等因素不能满足应用于高速运算和人工智能的电子元器件所需要的高密度封装的需求。

发明内容

本发明的目的在于提供一种封装结构及制备方法，用于克服传统的层压基板的缺陷，能够满足电子元器件所需要的高密度封装的需求，

为解决上述问题，本发明技术方案提供了一种封装结构，所述封装结构包括：下部封装体，设置于所述下部封装体上方的上部封装体，所述下部封装体和所述上部封装体电性连接；所述下部封装体包括预制互联硅芯堆叠结构和围绕所述预制互联硅芯堆叠结构周边设置的第一塑封层；所述预制互联硅芯堆叠结构包括硅互联层，所述硅互联层包括相背的第一表面和第二表面；所述第一表面上依序层叠后道重布线堆叠层和第一预制重布线堆叠层，所述后道重布线堆叠层和所述第一预制重布线堆叠层电性连接；所述第二表面上设置钝化层；所述硅互联层包括硅基板和嵌设于所述硅基板内的若干硅通孔中的若干第一预制导通柱，每一所述第一预制导通柱包括相对的第一端和第二端，所述第一端自所述第一表面露出，且所述第二端自所述钝化层远离第二表面的一侧露出；其中，所述上部封装体设置于所述第一预制重布线堆叠层上方，且与所述第一预制重布线堆叠层电性连接。

作为可选的技术方案，所述封装结构还包括背面重布线堆叠层，所述背面重布线堆叠层设置于所述预制互联硅芯堆叠结构的下方；其中，所述背面重布线堆叠层设置于所述钝化层远离所述第二表面一侧，所述背面重布线堆叠层电性连接所述硅互联层。

作为可选的技术方案，所述背面重布线堆叠层的边缘突出于所述预制互联硅芯堆叠结构的边缘并延伸层叠于所述第一塑封层上，和/或，所述钝化层的边缘突出所述硅互联层的边缘并延伸层叠于所述第一塑封层上。

作为可选的技术方案，所述预制互联硅芯堆叠结构还包括第二预制重布线堆叠层，所述第二预制重布线堆叠层设置于所述钝化层远离所述第二表面的一侧，且所述第二预制重布线堆叠层和所述硅互联层中的每一第一预制导通柱的所述第二端电性连接。

作为可选的技术方案，所述下部封装体还包括至少一个第一功能块和/或至少一个第二功能块；所述至少一个第一功能块埋设于所述第一预制重布线堆叠层的第一基材层中；所述至少一个第二功能块埋设于所述第二预制重布线堆叠层的第二基材层中；其中，所述上部封装体包括芯片和/或器件封装体；于所述封装结构的厚度方向上，所述至少一个第一功能块层叠于对应的所述芯片和/或器件封装体的下方；所述至少一个第二功能块层叠于对应的所述芯片和/或器件封装体的下方。